半导体器件及其制造方法技术

本发明专利技术的一些实施例涉及半导体器件及其制造方法。可以在相同的衬底上形成需要减少泄漏电流的第一晶体管以及需要高速运算和低功耗兼容的第二晶体管，并且为两种类型的晶体管分别提供足够的性能。第一晶体管需要减少泄漏电流。第二晶体管需要低功耗、高速运算。衬底的形成第二扩散层的部分的上表面形成为低于形成第一扩散层的部分的上表面。

【技术实现步骤摘要】
半导体器件及其制造方法相关申请的交叉引用在此通过引用而并入于2012年4月20日提交的日本专利申请No.2012-096641的包括说明书、附图和摘要的公开的全部内容。
本专利技术涉及半导体器件以及制造半导体器件的方法，并且特别地涉及包括具有彼此不同的特性的两种类型的晶体管的半导体器件以及制造该半导体器件的方法。
技术介绍
一些半导体器件包括具有彼此不同的特性的两个或者更多种类型的晶体管。例如，具有安装在一个相同半导体芯片上的存储器和逻辑电路二者的半导体包括用于读取和写入存储器的晶体管和形成逻辑电路的晶体管。前一种类型的晶体管需要减小泄漏电流，并且后一种类型的晶体管需要高速运算与低功耗的兼容。在这种情况下，两种类型的晶体管有时候可能部分结构上彼此不同。例如，日本未审查专利申请公开号2011-66391描述了用于存储器的晶体管和用于逻辑电路的晶体管的侧壁的宽度彼此不同。另外，日本未审查专利申请公开号2010-67785和2010-171086描述了偏移间隔体膜具有双层结构。另外，日本未审查专利申请公开号2011-3710描述了从充当源极和漏极的区域移除偏移间隔体膜，并且在晶体管中需要精化作为DRAM的区域上外延生长硅层。
技术实现思路
如上所述，有时在一个相同的衬底上形成需要减少泄漏电流的晶体管和需要兼容高速运算和低功耗的晶体管。另一方面，半导体器件的精化近年来已经有所进展。因此，提供分别具有足够性能的两种类型的晶体管变得困难。本专利技术的其他目的和新特征将通过结合附图阅读本说明书而变得易见。根据本专利技术的一个方面，在衬底上形成第一晶体管和第二晶体管。衬底中形成充当第一晶体管的源极和漏极的第一扩散层的区域的上表面高于衬底中形成充当第二晶体管的源极和漏极的第二扩散层的区域的上表面。根据该方面，可以在一个相同的衬底上形成需要减少泄漏电流的第一晶体管和需要高速运算与低功耗之间的兼容的第二晶体管，并且两种类型的晶体管分别提供有充足的性能。附图说明图1A是示出根据第一实施方式的半导体器件的配置的平面图；图1B是示出DRAM区域的布局的平面图；图2是半导体器件的截面图；图3是示出第一晶体管的配置的截面图；图4是示出第二晶体管的配置的截面图；图5A和图5B是示出根据该实施方式的制造半导体器件的方法的截面图；图6A和图6B是示出根据该实施方式的制造半导体器件的方法的截面图；图7A和图7B是示出根据该实施方式的制造半导体器件的方法的截面图；图8A和图8B是示出根据该实施方式的制造半导体器件的方法的截面图；图9A和图9B是示出根据该实施方式的制造半导体器件的方法的截面图；图10A和图10B是示出根据该实施方式的制造半导体器件的方法的截面图；图11是根据修改的实施方式的半导体器件的截面图；以及图12是根据第二实施方式的半导体器件的截面图。具体实施方式将参考附图来描述本专利技术的优选实施方式。贯穿附图，相同的配置元件具有相同的参考标号，并且可选地忽略对其的解释。第一实施方式图1A是示出根据第一实施方式的半导体器件SM的配置的平面图。半导体器件SM具有逻辑区域LGC、DRAM区域DR、SRAM区域SR和I/O区域IO。逻辑区域LGC具有逻辑电路。DRAM区域DR具有DRAM(动态随机访问存储器)。SRAM区域SR具有SRAM(静态随机访问存储器)。I/O区域IO具有I/O(输入/输出)电路。向半导体器件SM的信号输入和从半导体器件SM的信号输出以及电源通过I/O电路的形式执行。图1A所示的I/O区域IO沿半导体器件SM的边缘布置，并且围绕逻辑区域LGC、DRAM区域DR和SRAM区域SR。易见的是，半导体器件SM的布局不限于此类示例。半导体器件SM可能具有或者不具有SRAM区域。另外，半导体器件SM还具有电阻形成区域RE(附图中未示出)。电阻形成区域RE具有电阻器件RES(附图中未示出)。电阻器件RES例如是多晶硅并且在器件绝缘膜上形成。图1B是示出DRAM区域DR的布局的平面图。DRAM区域DR具有多个存储器单元阵列DRSL和外围电路CR。如随后将具体描述的，存储器单元阵列DRSL具有电容器件COM(附图中未示出)和第一晶体管TRN(附图中未示出)。第一晶体管TR1是用于向电容器件CON写入并且从电容器件CON读取的晶体管。第一晶体管TR1需要减少泄漏电流。另一方面，图1A中的逻辑区域LGC的第二晶体管TR2(附图中未示出)需要减少功耗。因此，第一晶体管TR1和第二晶体管TR2具有部分不同的结构，下文将具体描述。图2是半导体器件SM的截面图。半导体器件SM在DRAM区域DR中具有存储器单元，在逻辑区域LGC中具有第二晶体管TR2，并且在电阻形成区域RE中具有电阻器件RES。DRAM区域DR中的存储器单元具有电容器件CON和第一晶体管TR1。具体地，半导体器件SM通过使用衬底SUB而形成。衬底SB例如是半导体衬底，诸如硅衬底。在衬底SUB之上形成多层互连层。多层互连层具有层间绝缘膜INS1、INS2、INS3和INS4。层间绝缘膜INS1在衬底SUB之上形成。层间绝缘膜INS2、INS3和INS4以这个顺序在层间绝缘膜INS1之上堆叠。电容器件CON是用于存储信息并且掩埋在层间绝缘膜INS4中形成的沟槽中的器件。具体地，电容器件CON具有下电极EL1、电容膜CINS、上电极EL2和上电极EL3。下电极EL1沿着沟槽的底部和侧边形成。电容膜CINS沿着沟槽的底部和侧边在下电极EL1之上形成。上电极EL2沿着沟槽的底部和侧边在电容膜CINS之上形成。上电极EL3在上电极EL2之上形成，并且填充沟槽的其余部分。下电极EL1例如包括氮化钛。电容膜CINS例如包括氧化锆或者氧化钽。上电极EL2例如包括氮化钛。上电极EL3例如包括钨。第一晶体管TR1是用于向电容器件CON写入并且从电容器件CON读取的晶体管。因此，第一晶体管TR1需要减少泄漏电流。具体地，第一晶体管TR1具有第一LDD(轻掺杂漏极)层LD1和第一扩散层SD1。第一扩散层SD1是充当源极和漏极的扩散层。第一扩散层SD1作为漏极通过接触CNT2的方式耦合至位线BT。接触CNT2掩埋在层间绝缘膜INS1中。位线BT在层间绝缘膜INS2之上形成。位线BT部分掩埋在层间绝缘膜INS2中，从而形成位接触部BTC。位接触部BTC耦合至接触CNT2。另外，第一扩散层SD1作为源极通过接触CNT1和过孔VA1的方式耦合至电容器件CON的下电极EL1。第一晶体管TR1还具有第一栅极GT1、第一硅化物层SLD1和第三硅化物层SLD3。第一硅化物层SLD1在第一扩散层SD1的表面层上形成，并且硅化物层SLD3在第一栅极GT1的表面层上形成。第一晶体管TR1的结构的细节将在随后参考图3进行描述。第二晶体管TR2是形成逻辑电路的晶体管。因此，第二晶体管TR2需要低功耗、高速运算等。第二晶体管TR2具有第二栅极GT2、第二LDD层LD2、第二扩散层SD2、第二硅化物层SLD2和第四硅化物层SLD4。由于第一栅极GT2通过与第一晶体管TR1的第一栅极GT1相同的步骤而形成，所以其具有与第一栅极GT1相同的层结构。在该实施方式中，至少第二栅极GT2和第一栅极GT1的最上层由多晶硅层形成。第二栅极GT2的宽度小于本文档来自技高网...

【技术保护点】
一种半导体器件，包括：衬底；在所述衬底之上形成的第一晶体管；以及在所述衬底之上形成的第二晶体管，其中所述衬底中形成充当所述第一晶体管的源极和漏极的第一扩散层的区域的上表面高于所述衬底中形成充当所述第二晶体管的源极和漏极的第二扩散层的区域的上表面。

【技术特征摘要】
2012.04.20 JP 2012-0966411.一种半导体器件，包括：衬底；在所述衬底之上形成的第一晶体管；以及在所述衬底之上形成的第二晶体管，所述第一晶体管包括在所述衬底的上表面上形成的第一栅极电极，以及在所述第一栅极电极的侧部和所述衬底的与所述第一栅极电极相邻的第一区域的上表面之上形成的第一侧壁；第二晶体管包括在所述衬底的所述上表面上形成的第二栅极电极，以及在所述第二栅极电极的侧部和所述衬底的与所述第二栅极电极相邻的第二区域的上表面之上形成的第二侧壁；第一扩散层，用作所述第一晶体管的定位在所述第一侧壁下方并且在所述衬底的所述第一区域中形成的源极和漏极；第二扩散层，用作所述第二晶体管的定位在所述第二侧壁下方并且在所述衬底的所述第二区域中形成的源极和漏极；其中所述衬底的形成所述第一栅极电极的所述上表面与所述衬底的形成所述第二栅极电极的所述上表面处于相同水平面，所述衬底的所述第二区域的上表面在所述第二侧壁正下方并且具有在其中形成的所述第二扩散层，所述衬底的所述第二区域的上表面与所述第二侧壁的下表面直接接触；以及其中所述衬底的位于所述第一侧壁下方并且其中形成所述第一扩散层的所述第一区域的所述上表面被定位在比所述衬底的位于所述第二侧壁下方并且其中形成所述第二扩散层的所述第二区域的所述上表面更高的水平面。2.根据权利要求1所述的半导体器件，其中，所述第一晶体管包括：第一栅极电极；在所述第一栅极电极的侧边之上形成的第一偏移间隔体膜；以及在所述第一偏移间隔体膜之上形成的第一侧壁，其中，所述第二晶体管包括：第二栅极电极；在所述第二栅极电极的侧边之上形成的第二偏移间隔体膜；以及在所述第二偏移间隔体膜之上形成的第二侧壁，以及其中，所述第一偏移间隔体膜还在所述第一侧壁与所述衬底之间形成，其中，所述第二偏移间隔体膜不在所述第二侧壁与所述衬底之间形成。3.根据权利要求1所述的半导体器件，其中，所述第一晶体管形成存储器单元，以及其中，所述第二晶体管形成逻辑电路或者所述存储器单元的外围电路。4.根据权利要求3所述的半导体器件，其中，所述第一晶体管具有在所述第一扩散层的表面之上的第一硅化物层，以及其中，所述第二晶体管具有在所述第二扩散层的表面之上的第二硅化物层。5.根据权利要求4所述的半导体器件，其中在所述衬底的厚度方向上，所述第二硅化物层的下表面低于所述第一硅化物层的下表面。6.根据权利要求1所述的半导体器件，其中所述衬...

【专利技术属性】
技术研发人员：仓智司，日佐光男，坂本圭司，岩崎太一，
申请(专利权)人：瑞萨电子株式会社，
类型：发明
国别省市：