具有线上膜及铜线的薄型多晶片堆迭封装件的方法及系统技术方案

本发明专利技术揭露一种具有线上膜及铜线的薄型多晶片堆迭封装件的系统及方法。该封装件包括衬底以及设于该衬底上方的第一芯片。铜线电性连接该第一芯片至该衬底。膜设于该第一芯片及该铜线的部分上方。另外，该膜将第二芯片粘结至该第一芯片。该膜还将该铜线与该第二芯片电性绝缘。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术一般涉及集成电路，尤其涉及集成电路的封装结构。
技术介绍
半导体工业一直致力于使集成电路(integrated circuit ;IC)具有更高的性能、更低的成本、更加微型化的组件以及更高的封装密度。随着新一代集成电路产品的发布，其功能性增加而生产该些产品所需的组件数量下降。可透过包括若干沉积、掩膜、扩散、蚀刻以及注入步骤的工艺由硅或砷化镓晶圆(wafer)制造半导体装置。通常，许多单个装置制造于同一晶圆上。当该些装置被分离成单个矩形单元时，每一个为一 IC芯片(die)。为将一芯片与其它电路接口，通常将该芯片接置于衬底上。各芯片具有焊垫，其利用极细的金线或铝线通过打线操作将焊垫与衬底连接。接着例如在模压塑料或陶瓷体中对其单独封装。集成电路封装技术增加了半导体晶片(chip)的密度(单个电路板或衬底上接置的晶片的数量)，相应降低了电路所需组件的数量。此结果导致更简洁的封装设计、更紧凑的外形尺寸(装置的物理尺寸及形状)以及总体集成电路密度的显着增加。不过，集成电路密度持续受在衬底上接置个别芯片的可用空间(或有效面积)限制。为进一步压缩个别装置的封装，已开发出多晶片封装件，其中，在同一封装件中可包括一个以上的装置(例如IC芯片)。对于此类复杂封装设计重要的是考虑输入/输出引脚数、散热、主板与其贴附组件之间的热膨胀及收缩匹配、制造成本、集成至自动制造设备的容易度、封装可靠性以及封装件与额外封装接口，例如印刷电路板(printed circuitboard ;PCB)，的易适应度。在一些情况下，与包括相同特征及功能的相应单个IC芯片相比，制造多晶片装置更快且更便宜。许多此类多晶片模组大大增加了电路密度及微型化程度，提升了信号传输速度，降低了总体的装置尺寸及重量，提升了性能且降低了成本-半导体工业的所有目标。不过，此类多晶片模组可能体积大。集成电路封装密度由在电路板上接置芯片或模组所需的面积决定。一种减少多晶片模组的板尺寸的方法是在模组或封装件内垂直堆迭芯片或芯片。如此增加其有效密度。两种常用的芯片堆迭方法为:(a)较大的下方芯片结合较小的上方芯片；以及(b)相同尺寸的芯片堆迭。对于前者，由于下方芯片的周边的电性焊垫延伸于顶部较小芯片的边缘以外，因此芯片在垂直方向可非常接近。对于相同尺寸的芯片堆迭，上方芯片和下方芯片在垂直方向隔开较远距离，以提供充足的间隙供下方芯片打线。然后，一旦接置芯片，即附着金焊线或铝焊线以连接上方芯片及下方芯片的打线焊垫与其相关导线架引脚延伸的末端。在单个多晶片封装件中接置多个半导体IC晶片的其它设计包括:在导线架盘(leadframe paddle)的相对侧接置一对IC芯片；在两导线架盘上接置两晶片；一晶片接置于盘上方且一下方晶片接置于板上；一椭圆 形晶片旋转贴附至另一椭圆形晶片的顶部且该另一椭圆形晶片贴附至下方的盘上；一晶片偏移贴附至另一晶片的顶部且该另一晶片贴附至下方的盘；一晶片通过其与盘之间的独立间隔物而附着于另一晶片上方；以及上述设计的各种组合。此类配置已延伸至包括在单个封装件中垂直接置三个或更多晶片。不幸的是，此类堆迭及重迭芯片的实施严重限制打线。这些堆迭布局通常需要在下方芯片的主动面上或紧接上方贴附上方芯片。此类堆迭配置覆盖或遮挡下方芯片的焊垫的侧边的其中一些或全部。因此，所接置的上方芯片妨碍了下方芯片的打线路线。结果导致此类上方及下方半导体芯片无法打线。
技术实现思路
本专利技术实施例提供一种具有线上膜及铜线的薄型多晶片堆迭封装件的方法及系统。在一实施例中，堆迭芯片封装件包括利用粘结剂(adhesive)贴附至衬底的第一芯片。线上膜设于该第一芯片及至少第一芯片铜线的部分上方。第二芯片设于该线上膜上方。该第一芯片铜线电性连接该第一芯片至该衬底。第二芯片铜线电性连接该第二芯片至该衬底。封装胶体(encapsulant)包覆该第一芯片、该衬底、该粘结剂、该第一芯片铜线、该线上膜、该第二芯片以及该第二芯片导线。在一些实施例中，该铜线的直径在25微米(μ m)与13微米之间。在一些实施例中，该铜线为超低弧形(ultra low loop formation)。在一些实施例中，该线上膜的厚度在60微米与25微米之间。在一些实施例中，第二膜设于该第二芯片及该第二芯片铜线的部分上方。第三芯片设于该第二芯片膜上方，且该第二芯片膜将该第二芯片铜线与该第三芯片电性绝缘。在阅读各附图所示实施例的详细说明后，本领域的技术人员将了解本专利技术各实施例的上述及其它目的。 附图说明附图示例而非限制本专利技术，且其中，附图中类似的附图标记代表类似的组件。图1为依据本专利技术一实施例的堆迭芯片封装件的剖视图；图2为处于早期制造阶段中的该堆迭芯片封装件的剖视图；图3为贴附第二芯片时的该堆迭芯片封装件的剖视图；图4为贴附该第二芯片后的该堆迭芯片封装件的剖视图；图5为添加导线电性连接该第二芯片后该堆迭芯片封装件的剖视图；图6为封装于封装胶体后的该堆迭芯片封装件的剖视图；图7为依据本专利技术一替代实施例的堆迭三芯片封装件的剖视图；以及图8为依据本专利技术一实施例的堆迭芯片封装系统的示例流程图。具体实施例方式下面详细参照本专利技术的实施例，其示例显示于附图中。尽管将结合该些实施例说明本专利技术，但应当理解，其并非意图将本专利技术限于该些实施例。相反，本专利技术意图覆盖替代、修改及等同。这些替代、修改及等同包括于由所附权利要求定义的本专利技术的精神及范围内。而且，在下面对本专利技术实施例的详细说明中提供大量特定细节，以帮助充分理解本专利技术。不过，本领域的技术人员将了解，本专利技术可在没有这些特定细节的情况下实施。在其它情况下，为避免不必要地模糊本专利技术实施例的态样，对已知的方法、程序、组件及电路未作详细描述。显示系统实施例的附图为半示意图，并非按比例绘制。尤其，一些尺寸出于清楚描述目的而在附图中放大显示。另外，对于所揭露并描述的多个实施例的共同特征，出于清楚及简化描述、说明及理解目的，类似的特征通常采用类似的附图标记。这里将所用的术语“水平面”定义为与衬底的平面或表面平行的平面，而无关其方位。术语“垂直”指垂直于刚才所定义的水平面的方向。例如“上面”、“上方”、“下方”、“底部”、“顶部”、“侧面”(“侧壁”)、“较高”、“较低”、“较上”、“垂直上方”以及“垂直下方”等术语都相对水平面定义。这里所用的术语“处理”包括形成所述结构所需的材料或光阻沉积、图案化、曝光、显影、蚀刻、清洗和/或材料移除等。图1为依据本专利技术一实施例的堆迭芯片封装件100的剖视图。堆迭芯片封装件100为一装置，其包括利用粘结剂106贴附至衬底104的第一芯片102。线上膜(film onwire) 110设于第一芯片102以及至少第一芯片铜线108的部分上方。第二芯片112设于线上膜110上方。第一芯片铜线108电性连接第一芯片102至衬底104。另外，第二芯片导线114电性连接第二芯片112至衬底104。封装胶体116包覆第一芯片102、衬底104、粘结剂106、第一芯片铜线108、线上膜110、第二芯片112以及第二芯片导线114。图2为处于早期制造阶段中的堆迭芯片封装件100的剖视图。第一芯片102设于衬底104上方，且利用粘结剂106贴附至衬底104。粘结剂106可例如为晶圆本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：赖玉清，F·Y·何，W·K·纳姆，涂莉莉，S·冯，关凯澄，
申请(专利权)人：斯班逊有限公司，
类型：
国别省市：