半导体装置制造方法及图纸

一种半导体装置，该半导体装置具备：导电型为p型的半导体基板；设在上述半导体基板上、导电型为n型的埋入层；设在上述埋入层上、导电型为p型的背栅层；设在上述背栅层上、导电型为n型的漏极层；设在上述背栅层上、与上述漏极层分离、导电型为n型的源极层；在上述背栅层中的上述漏极层与上述源极层之间的部分的正上方区域设置的栅电极；以及与上述漏极层的上表面的一部分接触的漏电极。上述漏极层与上述漏电极的接触面的正下方区域中的上述漏极层的厚度，是上述接触面的正下方区域中的上述背栅层以及上述漏极层的合计厚度的一半。

【技术实现步骤摘要】

后述的实施方式大致涉及半导体装置。
技术介绍
以往，在横向 DMOS (Double-Diffused Metal-Oxide-SemiconductorField-Effect Transistor:双扩散金属氧化物半导体场效应晶体管)中，漏极层被分成主要流过电流的漂移(drift)层、和主要确保耐压的漏极缓冲层。而且，由于对它们独立进行控制，所以难以兼顾耐压的提高和单位面积的电流能力的提高。另外，在只设置漂移层而不设置漏极缓冲层的情况下，耐压的改善困难，当确保了必要的耐压时，存在元件面积变大这一问题。
技术实现思路
本专利技术想要解决的课题在于，提供一种能够兼顾耐压与电流能力的半导体装置。实施方式的半导体装置具备:导电型为P型的半导体基板；设在上述半导体基板上、导电型为η型的埋入层；设在上述埋入层上、导电型为P型的背栅层；设在上述背栅层上、导电型为η型的漏极层；设在上述背栅层上、与上述漏极层分离、导电型为η型的源极层；在上述背栅层中的上述漏极层与上述源极层之间的部分的正上方区域设置的栅电极；以及与上述漏极层的上表面的一部分接触的漏电极，上述漏极层与上述漏电极的接触面的正下方区域中的上述漏极层的厚度，是上述接触面的正下方区域中的上述背栅层以及上述漏极层的合计厚度的一半。其他实施方式的半导体装置具备:导电型为P型的半导体基板；设在上述半导体基板上、导电型为η型的埋入层；设在上述埋入层上、导电型为P型的第I背栅层；设在上述第I背栅层上、导电型为η型的第I漏极层；设在上述第I背栅层上、与上述第I漏极层分离、导电型为η型的第I源极层；在上述第I背栅层中的上述第I漏极层与上述第I源极层之间的部分的正上方区域设置的第I栅电极；设在上述埋入层上、导电型为η型的第2背栅层；设在上述第2背栅层上、导电型为P型的第2漏极层；设在上述第2背栅层上、与上述第2漏极层分离、导电型为P型的第2源极层；以及设在上述第2背栅层中的上述第2漏极层与上述第2源极层之间的部分的正上方区域的第2栅电极；上述第2漏极层的下端位于上述第I漏极层的下端的下方。并且，其他实施方式的半导体装置具备:导电型为P型的半导体基板；设在上述半导体基板上、导电型为η型的埋入层；设在上述埋入层上、导电型为P型的第I背栅层；设在上述第I背栅层上、导电型为η型的第I漏极层；设在上述第I背栅层上、与上述第I漏极层分离、导电型为η型的第I源极层；在上述第I背栅层中的上述第I漏极层与上述第I源极层之间的部分的正上方区域设置的第I栅电极；与上述第I漏极层的上表面的一部分接触的第I漏电极；设在上述埋入层上、导电型为η型的第2背栅层；设在上述第2背栅层上、导电型为P型的第2漏极层；设在上述第2背栅层上、与上述第2漏极层分离、导电型为P型的第2源极层；在上述第2背栅层中的上述第2漏极层与上述第2源极层之间的部分的正上方区域设置的第2栅电极；以及与上述第2漏极层的上表面的一部分接触的第2漏电极；上述第2漏极层的下端位于上述第I漏极层的下端的下方，上述第I漏极层与上述第I漏电极相接的第I接触面的正下方区域中的上述第I漏极层的厚度，是上述第I接触面的正下方区域中的上述第I背栅层以及上述第I漏极层的合计厚度的一半，在与上述半导体基板的上表面平行的方向上，上述第I漏极层的上述第I源极层侧的端部边缘与上述第I接触面之间的长度，等于上述第I接触面的正下方区域中的上述第I背栅层以及上述第I漏极层的合计厚度，上述第I栅电极在上述第I漏极层的正上方区域中朝向上述第I接触面延伸突出，上述延伸突出的部分的长度比上述第I漏极层的上述第I源极层侧的端部边缘与上述第I接触面之间的长度的一半长，在上述第I接触面的正下方区域中，上述第I漏极层的剂量与上述第I背栅层的剂量相等，在与上述半导体基板的上表面平行的方向上，上述第2漏极层的上述第2源极层侧的端部边缘与上述第2漏极层和上述第2漏电极相接的第2接触面之间的长度，等于上述第2接触面的正下方区域中的上述第2背栅层以及上述第2漏极层的合计厚度。根据上述构成的半导体装置，能够兼顾耐压和电流能力。附图说明图1是例示实施方式涉及的半导体装置的剖视图。图2Α以及图2Β是横轴采用纵方向的位置、纵轴采用有效杂质浓度来例示杂质浓度分布(profile)的曲线图，图2A表示nMOS区域，图2B表示pMOS区域。具体实施例方式实施方式涉及的半导体装置具备:导电型为P型的半导体基板；设在上述半导体基板上、导电型为η型的埋入层；设在上述埋入层上、导电型为P型的背栅层；设在上述背栅层上、导电型为η型的漏极层；设在上述背栅层上、与上述漏极层分离、导电型为η型的源极层；设在上述背栅层中的上述漏极层与上述源极层之间的部分的正上方区域的栅电极；以及与上述漏极层的上表面的一部分接触的漏电极。上述漏极层与上述漏电极的接触面的正下方区域中的上述漏极层的厚度，是上述接触面的正下方区域中的上述背栅层以及上述漏极层的合计厚度的一半。实施方式涉及的半导体装置具备:导电型为P型的半导体基板；设在上述半导体基板上、导电型为η型的埋入层；设在上述埋入层上、导电型为P型的第I背栅层；设在上述第I背栅层上、导电型为η型的第I漏极层；设在上述第I背栅层上、与上述第I漏极层分离、导电型为η型的第I源极层；设在上述第I背栅层中的上述第I漏极层与上述第I源极层之间的部分的正上方区域的第I栅电极；设在上述埋入层上、导电型为η型的第2背栅层；设在上述第2背栅层上、导电型为P型的第2漏极层；设在上述第2背栅层上、与上述第2漏极层分离、导电型为P型的第2源极层；以及设在上述第2背栅层中的上述第2漏极层与上述第2源极层之间的部分的正上方区域的第2栅电极。上述第2漏极层的下端位于上述第I漏极层的下端的下方。下面，参照附图对本专利技术的实施方式进行说明。图1是例示本实施方式涉及的半导体装置的剖视图，图2A以及图2B是横轴采用纵方向的位置、纵轴采用有效杂质浓度来例示杂质浓度分布的曲线图，图2A表示nMOS区域，图2B表示pMOS区域。在图2A以及图2B中，实线表示η型部分，虚线表示P型部分。另外，在本说明书中，“有效杂质浓度”是指对半导体材料的导电作出贡献的杂质的浓度，例如当半导体材料中含有成为施主的杂质和成为受主的杂质双方时，是指将施主与受主的抵消量除去后的量的浓度。如图1所示，在本实施方式涉及的半导体装置I中，设有导电型为P型的半导体基板10。在半导体基板10上设有导电型为η型的埋入层11。半导体基板10例如为硅的单晶基板，埋入层11例如通过向半导体基板10的表面扩散η型杂质(成为施主的杂质)来设置。另外，在半导体装置I中设有nMOS区域Rn以及pMOS区域Rp。在nMOS区域Rn以及pMOS区域Rp中，半导体基板10以及埋入层11连续设置。即，在与半导体基板10的上表面垂直的方向(纵方向)上，半导体基板10的上表面以及埋入层11的上表面在nMOS区域Rn与pMOS区域Rp中位于相同的位置。在nMOS区域Rn中，在埋入层11上设有导电型为P型的背栅层20。在背栅层20上，相互分离地形成有导电型为η型的源极层21以及漏极层22。例如，源极层21在隔着漏极层22的位置形成有2处。另外，源极层21以及漏极层22的形状是向与图1的纸面垂直的方本文档来自技高网...

【技术保护点】
一种半导体装置，其特征在于，具备：导电型为p型的半导体基板；设在上述半导体基板上、导电型为n型的埋入层；设在上述埋入层上、导电型为p型的背栅层；设在上述背栅层上、导电型为n型的漏极层；设在上述背栅层上、与上述漏极层分离、导电型为n型的源极层；在上述背栅层中的上述漏极层与上述源极层之间的部分的正上方区域设置的栅电极；以及与上述漏极层的上表面的一部分接触的漏电极；上述漏极层与上述漏电极的接触面的正下方区域中的上述漏极层的厚度，是上述接触面的正下方区域中的上述背栅层以及上述漏极层的合计厚度的一半。

【技术特征摘要】
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【专利技术属性】
技术研发人员：白井浩司，稻积贤，平汤刚士，坂本寿博，
申请(专利权)人：株式会社东芝，
类型：发明
国别省市：