一种静电放电保护装置，包括至少一第一晶体管以及至少一第二晶体管。第一晶体管具有控制端、第一端、第二端以及基极，其控制端以及其第二端相互耦接，其第一端耦接至焊垫及电压轨线的其中之一。第二晶体管同样具有控制端、第一端以及第二端，其第一端与该第一晶体管的基极相互耦接，第二晶体管的基极耦接至第一晶体管的第二端，且第二晶体管的第二端耦接至焊垫及电压轨线的另一个。
【技术实现步骤摘要】
本专利技术涉及一种静电放电保护装置，特别是涉及一种利用寄生的硅控整流器(Silicon Controlled Rectifier, SCR)来进行静电放电保护的静电放电保护装置。
技术介绍
随着半导体工艺的演进,现今半导体工艺中的晶体管的栅极氧化层(gate oxide)愈来愈薄，致使更容易在静电放电现象发生时受到破坏。因此，发展出一种可以因应现今的半导体工艺技术的静电放电防护的技术，成为该领域设计者一个重要的课题。在现有的静电放电保护装置中，常见利用具有较薄的栅极氧化层的静电放电保护元件来建构。这种具有较薄的栅极氧化层的静电放电保护元件却会在所属的电路进行正常操作时，产生较大的漏电电流。相对的，若使用具有较厚的栅极氧化层的静电放电保护元件来建构静电放电保护装置，则会使得静电放电保护装置较难被触发，降低了其保护的功效。此外，现有技术常利用所谓的娃控整流器(Silicon Controlled Rectifier, SCR)来建构静电放电保护装置。然现有技术的硅控整流器具有较难触发(需要较高的触发电压)的状况，经常发生在硅控整流器被启动前，所属的电路中的元件(具有较薄的栅极氧化层)就发生损坏的现象，无法有效的实现静电放电现象的防护功能。
技术实现思路
本专利技术提供多种静电放电保护装置，得以利用最小的布局面积，达到最大的静电放电保护的效果。本专利技术提出一种静电放电保护装置，包括至少一第一晶体管以及至少一第二晶体管。第一晶体管具有控制端、第一端、第二端以及基极，其控制端以及其第二端相互耦接，其第一端稱接至焊垫(pad)及电压轨线(power rail line)的其中之一。第二晶体管同样具有控制端、第一端以及第二端，其第一端与该第一晶体管的基极相互耦接，第二晶体管的基极耦接至第一晶体管的第二端，且第二晶体管的第二端耦接至焊垫及电压轨线的另一个。本专利技术另提出一种静电放电保护装置，包括第一晶体管以及至少一第二晶体管。第一晶体管具有控制端、第一端、第二端以及基极，其控制端以及其第二端共同耦接至焊垫及电压轨线的其中之一，其基极以及其第一端相互耦接。第二晶体管具有控制端、第一端、第二端以及基极，其控制端及其第二端耦接至第一晶体管的基极及第一端，第二晶体管的基极以及第二晶体管的第一端耦接至焊垫及电压轨线的另一个。本专利技术还提出一种静电放电保护装置，包括第一晶体管以及至少一第二晶体管。第一晶体管具有控制端、第一端、第二端以及基极，其控制端以及其第一端共同耦接至焊垫及电压轨线的其中之一。第二晶体管具有控制端、第一端、第二端以及基极，其控制端耦接至第一晶体管的基极以及第二晶体管的第一端，第二晶体管的基极耦接至第一晶体管的第二端，第二晶体管的第二端耦接至焊垫及电压轨线的另一个。本专利技术还提出一种静电放电保护装置，包括第一晶体管以及至少一第二晶体管。第一晶体管具有控制端、第一端、第二端以及基极，其第一端以及其第二端分别耦接至焊垫以及电压轨线，其控制端耦接至电压轨线及焊垫的其中之一。第二晶体管具有控制端、第一端、第二端以及基极，其控制端耦接至其第二端并耦接至第一晶体管的基极，其第一端以及其基极共同耦接至电压轨线及焊垫的另一个。基于上述，本专利技术利用串接的多个晶体管来形成静电放电保护装置，且利用各晶体管的基极、控制端、第一端以及第二端的不同的相互连接方式，来使所产生寄生的硅控整流器的触发电压可以有效的降低，使静电放电保护装置中的硅控整流器，在静电放电现象发生时，可以即时的导通以疏导静电放电现象所产生的大电流，降低静电放电保护装置的硅控整流器因过慢导通所产生的栅极氧化层(gate oxide)的损坏的现象。为使本专利技术的上述特征和优点能更明显易懂，下文特举实施例，并结合附图详细说明如下。附图说明图1A绘示本专利技术的一实施例的静电放电保护装置100的示意图。图1B绘示本专利技术静电放电保护装置100实施例的结构的剖面图。图2A及2B分别绘示本专利技术另一实施例的静电放电保护装置200不同实施方式。图2C绘示图2A的实施方式的静电放电保护装置200的结构的剖面图。图3A及3B分别绘示本专利技术再一实施例的静电放电保护装置300不同实施方式。图3C绘示图3A的实施方式的静电放电保护装置300的结构的剖面图。图4A及4B分别绘示本专利技术再一实施例的静电放电保护装置400不同实施方式。图4C绘示图4A的实施方式的静电放电保护装置400的结构的剖面图。附图符号说明100、200、300、400:静电放电保护装置Pl Pj、Nl N1、BJTl、BJT2:晶体管PAD:焊垫BL:电压轨线GND:接地电压110、120、210、220、310、320、410、420:阱区111 116、121 127:重掺杂区具体实施例方式请参照图1A，图1A绘示本专利技术的一实施例的静电放电保护装置100的示意图。静电放电保护装置100包括晶体管Pl Pj以及晶体管NI Ni。其中，晶体管Pj的控制端(栅极)以及其第二端(漏极)相互耦接，其第一端(源极)耦接至焊垫PAD。晶体管Pj的基极耦接至晶体管NI，且晶体管Pj的漏极耦接至下一级的晶体管Pj-1。另外，晶体管Pl Pj-1则串接在晶体管Pj及晶体管NI间，以其中的晶体管P2为例，晶体管Pl的基极与晶体管P2 Pj的基极共同耦接，晶体管Pl的漏极与其栅极相耦接，晶体管Pl的漏极并耦接至晶体管NI Ni的基极，而晶体管Pl的源极则耦接至晶体管P2的栅极及漏极。晶体管Ni的第二端(源极)耦接至电压轨线BL所提供的接地电压GND。此外，晶体管NI Ni的控制端(栅极)均耦接至其第一端(漏极)，且晶体管NI Ni依序串接在晶体管Pl以及电压轨线BL间。值得一提的是，晶体管NI Ni的基极共同耦接至晶体管Pl的漏极。 在本实施例中，当焊垫PAD上发生静电放电现象，且所产生的静电放电电流是由焊垫PAD流出时，所产生的静电放电电流可以通过串接的晶体管Pl Pj的通道进行宣泄，并通过晶体管NI Ni的基极流向电压轨线BL。或者，静电放电电流亦可以由晶体管Pl的漏极通过寄生的二极管顺向导通流向晶体管Pl Pj的基极，并通过串接的晶体管NI Ni的通道流向电压轨线BL，使静电放电电流可以有效的宣泄。请同时参照图1B，图1B绘示本专利技术静电放电保护装置100实施例的结构的剖面图。其中，晶体管Pl Pj建构在N型的阱区(N-Well)IlO上，而晶体管NI Ni则建构在P型的阱区(P_well)120上。N型的阱区110上配置多个P型的重掺杂区(P+)112 116作为晶体管Pl Pj的源极及漏极。另外，N型的阱区110上配置一个N型的重掺杂区(N+)lll以作为晶体管Pl Pj共同的基极。另外，P型的阱区120上配置多个N型的重掺杂区(N+) 123 127作为晶体管NI Ni的源极及漏极。P型的阱区120上还配置P型的重掺杂区(P+)121以及122，其中的重掺杂区121为晶体管NI Ni的共同基极，而重掺杂区122则用来作为晶体管NI的基极并藉以连接至晶体管Pl的漏极(P型的重掺杂区116所构成)。值得注意的是，本实施例中的静电放电保护装置100中，N型的重掺杂区111、N型阱区110、p型阱区120以及N型的重掺杂区123形成寄生的晶体管BJT本文档来自技高网...
【技术保护点】
一种静电放电保护装置，包括：至少一第一晶体管，具有控制端、第一端、第二端以及基极，其控制端以及其第二端相互耦接，其第一端耦接至一焊垫；以及至少一第二晶体管，具有控制端、第一端以及第二端，其第一端与该第一晶体管的基极相互耦接，该第二晶体管的基极耦接至该第一晶体管的第二端，且该第二晶体管的第二端耦接至一电压轨线。
【技术特征摘要】
1.一种静电放电保护装置，包括: 至少一第一晶体管，具有控制端、第一端、第二端以及基极，其控制端以及其第二端相互耦接，其第一端耦接至一焊垫；以及 至少一第二晶体管，具有控制端、第一端以及第二端，其第一端与该第一晶体管的基极相互耦接，该第二晶体管的基极耦接至该第一晶体管的第二端，且该第二晶体管的第二端耦接至一电压轨线。2.如权利要求1所述的静电放电保护装置，其中该电压轨线提供一接地电压。3.如权利要求2所述的静电放电保护装置，其中该第一晶体管为P型晶体管，该第二晶体管为N型晶体管。4.一种静电放电保护装置，包括: 一第一晶体管，具有控制端、第一端、第二端以及基极，其控制端以及其第二端共同耦接至一焊垫及一电压轨线的其中之一，其基极以及其第一端相互耦接；以及 至少一第二晶体管，具有控制端、第一端、第二端以及基极，其控制端及其第二端耦接至该第一晶体管的基极及第一端，该第二晶体管的基极以及该第二晶体管的第一端耦接至该焊垫及该电压轨线的另一个。5.如权利要求4所述的静电放电保护装置，其中该电压轨线提供一接地电压，且该第一晶体管耦接至该焊垫时，该第一晶体管为P型晶体管，该第二晶体管为N型晶体管。6.如权利要求4所述的静电放电保护装置，该电压轨线提供一接地电压，且该且该第一晶体管耦接至该接地电压时，该第一晶体管为N型晶体管，该第二晶体管为P型晶体管。7.一种静电放电保护装置，包括: 一第一晶体管，具有控制端、第一端、第二端以及基极，其...
【专利技术属性】
技术研发人员：蔡富义，蔡佳谷，彭彦华，柯明道，
申请(专利权)人：智原科技股份有限公司，
类型：发明
国别省市：
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