半导体器件及其操作方法技术

本发明专利技术公开了一种半导体器件，所述半导体器件包括：内部电压输入缓冲器，所述内部电压输入缓冲器被配置成根据内部电压节点的电压电平与参考电压的电压电平之间比较的结果来确定上拉驱动节点和下拉驱动节点的电压电平，以使上拉驱动节点与下拉驱动节点维持电压电平差；以及内部电压驱动模块，所述内部电压驱动模块被配置成响应于上拉驱动节点的电压电平而将内部电压节点上拉驱动，并响应于下拉驱动节点的电压电平而将内部电压节点下拉驱动。

【技术实现步骤摘要】
半导体器件及其操作方法相关申请的交叉引用本申请要求2011年12月8日提交的申请号为10-2011-0130951的韩国专利申请的优先权，其全部内容通过引用合并于此。
本专利技术的示例性实施例涉及一种半导体设计技术，涉及一种半导体器件的内部电压发生电路及其操作方法，更具体而言，涉及一种不包括死区(deadzone)操作区域的半导体器件的内部电压发生电路及其操作方法。
技术介绍
随着半导体器件的临界尺寸和单元大小减小，电源电压也被降低，并且因此，针对低电压环境的设计技术是有用处的。例如，半导体器件包括内部电压发生电路，所述内部电压发生电路接收电源电压(VDD)并产生内部电压以提供给半导体器件的内部电路。图1是说明现有的半导体器件的内部电压发生电路的电路图。参见图1，现有的半导体器件的内部电压发生电路包括第一内部电压输入缓冲器100、第二内部电压输入缓冲器120以及内部电压驱动模块140。第一内部电压输入缓冲器100被配置成根据内部电压(VINT)节点的电压电平与第一参考电压(VREF1)的电压电平之间比较的结果来确定上拉驱动节点PU_DRVND的电压电平。第二内部电压输入缓冲器200被配置成根据内部电压(VINT)节点的电压电平与第二参考电压(VREF2)节点的电压电平之间比较的结果来确定下拉驱动节点PD_DRVND的电压电平。内部电压驱动模块140被配置成响应于上拉驱动节点PU_DRVND的电压电平而将内部电压(VINT)节点上拉驱动，并响应于下拉驱动节点PD_DRVND的电压电平而将内部电压(VINT)节点下拉驱动。在现有的半导体器件的内部电压发生电路中，响应于用于将内部电压(VINT)节点上拉驱动的PMOS晶体管DP1和用于将内部电压(VINT)节点下拉驱动的NMOS晶体管DN1来确定内部电压(VINT)节点的电压电平。在多数情况下，将内部电压(VINT)节点的电压电平确定成与第一参考电压(VREF1)节点的电压电平和第二参考电压(VREF2)节点的电压电平之间的中间值相对应的电压电平。图2A和图2B是说明图1所示的现有的半导体器件的内部电压发生电路的操作的曲线图。参见图2A，根据内部电压(VINT)节点的电压电平将现有的半导体器件的内部电压发生电路的操作分成三个区域。具体地，在内部电压(VINT)节点的电压电平比第一参考电压(VREF1)节点的电压电平低的上拉区域中，用于将内部电压(VINT)节点上拉驱动的PMOS晶体管DP1导通，以使将来自电源电压(VDD)端子的电流提供给内部电压(VINT)节点。因此，内部电压(VINT)节点的电压电平提高。在上拉区域中，用于将内部电压(VINT)节点下拉驱动的NMOS晶体管DN1关断，以使电流不从内部电压(VINT)节点流动到接地电压(VSS)端子。在内部电压(VINT)节点的电压电平比第二参考电压(VREF2)节点的电压电平高的下拉区域中，用于将内部电压(VINT)节点下拉驱动的NMOS晶体管DN1导通，以使电流从内部电压(VINT)节点流动到接地电压(VSS)端子。因此，内部电压(VINT)节点的电压电平下降。在下拉区域中，用于将内部电压(VINT)节点上拉驱动的PMOS晶体管DP1关断，以使不从电源电压(VDD)端子提供电流给内部电压(VINT)节点。在内部电压(VINT)节点的电压电平比第一参考电压(VREF1)节点的电压电平高且比第二参考电压(VREF2)节点的电压电平低的死区区域中，用于将内部电压(VINT)节点下拉驱动的NMOS晶体管DN1关断，以使电流不从内部电压(VINT)节点流动到接地电压(VSS)端子，并且同时，用于将内部电压(VINT)节点上拉驱动的PMOS晶体管DP1关断，以使电流不从电源电压(VDD)端子流动到内部电压(VINT)节点。更具体地，内部电压驱动模块140在死区区域中不执行任何操作，并且没有电流从电源电压(VDD)端子流动到内部电压(VINT)节点，以及没有电流从内部电压(VINT)节点流动到接地电压(VSS)端子。参见图2B，说明了现有的内部电压发生电路的一些示例性问题。详细地，如以上参照图2A所描述的，在现有的内部电压发生电路中，内部电压驱动模块140在死区区域中不执行任何操作。死区区域的实质大小意味着内部电压驱动模块140在增加的时间量内不执行任何操作。因而，为了改善第一内部电压输入缓冲器100和第二内部电压输入缓冲器120的操作反应速度，要减小死区区域的大小。然而，参见图2B，由于第一内部电压输入缓冲器100和第二内部电压输入缓冲器120的补偿操作，用于将内部电压(VINT)节点下拉驱动的NMOS晶体管DN1和用于将内部电压(VINT)节点上拉驱动的PMOS晶体管DP1都可以导通，以产生穿通电流(throughcurrent)。总之，在如图2A所示的第一内部电压输入缓冲器100和第二内部电压输入缓冲器120中不引起补偿操作的情况下，由于在死区区域中用于将内部电压(VINT)节点下拉驱动的NMOS晶体管DN1和用于将内部电压(VINT)节点上拉驱动的PMOS晶体管DP1都关断，所以不产生穿通电流。然而，如图2B所示，如果第一内部电压输入缓冲器100和第二内部电压输入缓冲器120执行补偿操作，则会发生如下现象，随着上拉驱动节点PU_DRVND和下拉驱动节点PD_DRVND的电压电平朝着彼此移位，会有上拉驱动节点PU_DRVND和下拉驱动节点PD_DRVND的电压电平彼此重叠的时段。在这点上，在内部电压(VINT)节点的电压电平与电源电压VDD的电压电平的一半相对应的情况下，用于将内部电压(VINT)节点下拉驱动的NMOS晶体管DN1和用于将内部电压(VINT)节点上拉驱动的PMOS晶体管DP1都导通，并且在大量电流从电源电压(VDD)端子经由PMOS晶体管DP1和NMOS晶体管DN1流动到接地电压(VSS)端子的过程中，发生穿通电流现象。如果以这种方式发生穿通电流现象，则半导体器件的电流使用突然增加，并且因此，半导体器件的功耗增加，因此，在现有的技术中，维持等于或大于数十mV的死区区域。因此，由于死区区域的存在，内部电压发生电路的反应速度基本上被降低，并且半导体器件的性能可能会恶化。
技术实现思路
本专利技术的实施例涉及一种不存在有死区操作区域的半导体器件的内部电压发生电路。根据本专利技术的一个实施例，一种半导体器件包括：内部电压输入缓冲器，所述内部电压输入缓冲器被配置成根据内部电压节点的电压电平与参考电压节点的电压电平之间比较的结果来确定上拉驱动节点和下拉驱动节点的电压电平，以使上拉驱动节点和下拉驱动节点维持电压电平差；以及内部电压驱动模块，所述内部电压驱动模块被配置成响应于上拉驱动节点的电压电平而将内部电压节点上拉驱动并响应于下拉驱动节点的电压电平而将内部电压节点下拉驱动。根据本专利技术的另一个实施例，一种半导体器件包括：第一内部电压输入缓冲器，所述第一内部电压输入缓冲器被配置成通过比较内部电压节点的电压电平与第一参考电压节点的电压电平来确定第一上拉驱动节点和第一下拉驱动节点的电压电平，以使第一上拉驱动节点和第一下拉驱动节点维持电压电平差；第二内部电压输入缓冲器，所述第二内部电压输入缓冲器被配置成通过比较内部电压节本文档来自技高网...

【技术保护点】
一种半导体器件，包括：内部电压输入缓冲器，所述内部电压输入缓冲器被配置成根据内部电压节点的电压电平与参考电压节点的电压电平之间比较的结果来确定上拉驱动节点和下拉驱动节点的电压电平，以使上拉驱动节点和下拉驱动节点维持电压电平差；以及内部电压驱动模块，所述内部电压驱动模块被配置成响应于所述上拉驱动节点的电压电平而将所述内部电压节点上拉驱动，并响应于所述下拉驱动节点的电压电平而将所述内部电压节点下拉驱动。

【技术特征摘要】
2011.12.08 KR 10-2011-01309511.一种半导体器件，包括：内部电压输入缓冲器，所述内部电压输入缓冲器被配置成根据内部电压节点的电压电平与参考电压节点的电压电平之间比较的结果来确定上拉驱动节点和下拉驱动节点的电压电平，以使上拉驱动节点和下拉驱动节点维持电压电平差；以及内部电压驱动模块，所述内部电压驱动模块被配置成响应于所述上拉驱动节点的电压电平而将所述内部电压节点上拉驱动，并响应于所述下拉驱动节点的电压电平而将所述内部电压节点下拉驱动。2.如权利要求1所述的半导体器件，还包括：电流提供模块，所述电流提供模块相对于所述内部电压驱动模块以电流镜形式与所述上拉驱动节点连接，并被配置成将源电流提供给所述内部电压节点，其中，由所述电流提供模块提供的电流量是由所述内部电压驱动模块提供给所述内部电压节点的电流量的N倍，N是大于1的整数；以及电流吸收模块，所述电流吸收模块相对于所述内部电压驱动模块以电流镜形式与所述下拉驱动节点连接，并被配置成允许电流从所述内部电压节点流出，其中，流经所述电流吸收模块的电流量是由所述内部电压驱动模块从所述内部电压节点吸收的电流量的N倍。3.如权利要求1所述的半导体器件，其中，所述内部电压输入缓冲器包括：电压检测单元，所述电压检测单元被配置成比较所述内部电压节点的电压电平与所述参考电压节点的电压电平；以及驱动节点电平确定单元，所述驱动节点电平确定单元被配置成响应于所述电压检测单元的输出信号而确定所述上拉驱动节点和所述下拉驱动节点的电压电平，使得维持所述电压电平差。4.如权利要求3所述的半导体器件，其中，所述电压检测单元包括：第一输入部，所述第一输入部被配置成响应于所述内部电压节点的电压电平而控制流经第一输入电流路径的电流的幅值；第二输入部，所述第二输入部被配置成响应于所述参考电压节点的电压电平而控制流经第二输入电流路径的电流的幅值；以及检测电压输出部，所述检测电压输出部被配置成响应于流经所述第一输入电流路径的电流的幅值与流经所述第二输入电流路径的电流的幅值的差来控制检测电压的电压电平。5.如权利要求4所述的半导体器件，其中，所述第一输入部响应于所述内部电压节点的电压电平以轨到轨类型来控制流经所述第一输入电流路径的电流的幅值，以及其中，所述第二输入部响应于所述参考电压节点的电压电平以轨到轨类型来控制流经所述第二输入电流路径的电流的幅值。6.如权利要求5所述的半导体器件，其中，所述检测电压输出部包括：第一输出电流路径，所述第一输出电流路径与所述第一输入电流路径并联连接到电流源，其中，根据流经所述第一输入电流路径的电流的幅值来控制流经所述第一输出电流路径的电流量；以及第二输出电流路径，所述第二输出电流路径与所述第一输出电流路径连接成电流镜形式，与所述第二输入电流路径并联连接到电流源，以及与检测电压输出端子连接，使得根据流经所述第一输出电流路径的电流的幅值来控制流经所述第二输入电流路径和所述检测电压输出端子的电流的幅值。7.如权利要求3所述的半导体器件，其中，所述驱动节点电平确定单元包括：提供电流源，所述提供电流源被配置成将第一幅值的电流提供给所述上拉驱动节点；吸收电流源，所述吸收电流源被配置成允许第二幅值的电流从所述下拉驱动节点流出；以及浮置电流源，所述浮置电流源被配置成允许第三幅值的电流总是在所述上拉驱动节点与所述下拉驱动节点之间流动，并将所述上拉驱动节点或所述下拉驱动节点的电压电平改变了所述下拉驱动节点或所述上拉驱动节点的电压电平变化量，所述下拉驱动节点或所述上拉驱动节点的电压电平变化量与经由所述电压检测单元的输出节点供应到所述下拉驱动节点或所述上拉驱动节点的电流量相对应。8.如权利要求7所述的半导体器件，其中，所述浮置电流源包括：NMOS晶体管，所述NMOS晶体管包括与所述上拉驱动节点连接的漏极端子、与所述下拉驱动节点连接的源极端子、以及具有被供应第一偏压的栅极端子，并且被配置成在饱和状态下操作；以及PMOS晶体管，所述PMOS晶体管具有与所述上拉驱动节点连接的源极端子、与所述下拉驱动节点连接的漏极端子、以及具有被供应第二偏压的栅极端子，并且被配置成在饱和状态下操作。9.如权利要求1所述的半导体器件，还包括：第二内部电压输入缓冲器，所述第二内部电压输入缓冲器被配置成通过所述比较内部电压节点的电压电平与第二参考电压节点的电压电平来确定第二上拉驱动节点的电压电平；第三内部电压输入缓冲器，所述第三内部电压输入缓冲器被配置成通过比较所述内部电压节点的电压电平与第三参考电压节点的电压电平来确定第二下拉驱动节点的电压电平；以及第二内部电压驱动模块，所述第二内部电压驱动模块被配置成响应于第二上拉驱动节点的电压电平而将所述内部电压节点上拉驱动，并响应于所述第二下拉驱动节点的电压电平而将所述内部电压节点下拉驱动。10.一种半导体器件，包括：第一内部电压输入缓冲器，所述第一内部电压输入缓冲器被配置成通过比较内部电压节点的电压电平与第一参考电压节点的电压电平来确定第一上拉驱动节点和第一下拉驱动节点的电压电平，使得所述第一上拉驱动节点与所述第一下拉驱动节点维持电压电平差；第二内部电压输入缓冲器，所述第二内部电压输入缓冲器被配置成通过比较所述内部电压节点的电压电平与第二参考电压节点的电压电平来确定第二上拉驱动节点的电压电平；第三内部电压输入缓冲器，所述第三内部电压输入缓冲器被配置成通过比较所述内部电压节点的电压电平与第三参考电压节点的电...

【专利技术属性】
技术研发人员：李俊揆，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：