半导体存储装置制造方法及图纸

本发明专利技术公开了一种半导体存储装置，所述半导体存储装置包括：第一感测放大单元，所述第一感测放大单元包括第一反相器和第二反相器，被配置成驱动至电源驱动信号和接地驱动信号的电压电平并且在位线和取反位线之间形成锁存结构；以及第二感测放大单元，所述第二感测放大单元包括第一晶体管和第二晶体管，被配置成当施加激活的开关信号时驱动至接地驱动信号的电压电平并且在位线和取反位线之间形成锁存结构，其中，第二感测放大单元的阈值电压被设定成比第一感测放大单元的阈值电压低。

【技术实现步骤摘要】

本专利技术总体而言涉及一种半导体存储装置，更具体而言，涉及一种包括位线感测放大器的半导体存储装置。
技术介绍
半导体存储装置中使用的位线感测放大器感测并放大储存在存储器单元中的数据。位线感测放大器与包括位线BL (连接到存储器单元)的位线对耦接，并且将从共享存储器单元的电荷的位线BL中检测到的数据的电压电平放大。图1示出已知的位线感测放大器。参见图1，位线感测放大器包括两对反相器N1、PUN2以及P2，它们在位线对BL和BLB之间形成锁存结构。这种位线感测放大器用作将从共享存储器单元的电荷的位线BL中检测到的数据的电压电平放大。在感测操作期间，随着保持预定的预充电电压电平的位线感测放大器驱动信号的电平改变，例如，随着每个都保持VC0RE/2的电源驱动信号RTO的电平(例如，核心电压电平)和接地驱动信号SB的电平(例如，接地电压电平)分别转变成高电压和低电压，位线感测放大器执行感测操作。位线BL的电压电平转变成核心电压Vcore (或接地电压电平VSS )，并且取反位线BLB的电压电平转变成接地电压电平VSS (或核心电压电平Vcore )。然而，在上述已知的位线感测放大器中，可能由于形成位线感测放大器的MOS晶体管的高阈值电压而使低压特性恶化。此外，如果减小阈值电压以改善低压特性，则泄漏电流可能增加。因此，在减小阈值电压上存在限制。图2是包括额外的具有低阈值电压的感测放大单元的位线感测放大器的电路图。图2中所示的位线感测放大器(已经被开发以改善低压特性)还包括额外的感测放大单元，所述额外的感测放大单元具有比图1所示的感测放大器更低的阈值电压。图2的位线感测放大器包括第一感测放大单元10和第二感测放大单元20。第一感测放大单元10可以包括图1中所示的感测放大器。第一感测放大单元10被驱动至电源驱动信号RTO和接地驱动信号SB的电压电平，并且第一感测放大单元10包括在位线BL与取反位线BLB之间形成锁存结构的第一反相器NI和Pl以及第二反相器N2和P2。当字线(未示出)被使能时，位线BL共享储存在存储器单元(未示出)中的电荷。此夕卜，位线感测放大器驱动信号(例如，电源驱动信号RTO和接地驱动信号SB)保持预定的预充电电压电平(例如，VC0RE/2)。当字线被使能时，电源驱动信号RTO和接地驱动信号SB分别转变成核心电压电平和接地电压电平。然后，位线感测放大器执行感测操作。位线感测放大器感测在位线对BL与BLB之间的电压差，如果存在电压差，则位线感测放大器将位线BL上拉到核心电压电平(或接地电压电平)，并且将取反位线BLB下拉到接地电压电平(或核心电压电平)。然而，为了使位线感测放大器执行感测操作，与被位线对BL和BLB共享的电荷相对应的电压电平(例如，与被位线BL共享的电荷相对应的电压电平)应当比晶体管N1、P1、N2以及P2的阈值电压高。第二感测放大单元20包括具有比用在第一感测放大器10中的晶体管N1、PU N2以及P2更低的阈值电压的感测放大器。第二感测放大单元20包括在位线BL与取反位线BLB之间形成例如锁存结构的晶体管对N5和N6，并且响应于激活的开关信号SG而被激活。晶体管对包括第五NMOS晶体管N5和第六NMOS晶体管N6，所述第五NMOS晶体管N5和所述第六NMOS晶体管N6具有与位线BL或取反位线BLB连接的栅极端子、与另一位线连接的漏极端子、以及与接地电压VSS连接的源极端子。形成例如锁存结构的上述晶体管对N5和N6可以将位线BL或取反位线BLB的数据的低电平变成接地电压电平，由此放大数据。例如，当高电平的数据加载到位线BL上时，第五NMOS晶体管N5导通以将取反位线BLB下拉到接地电压电平VSS。另一方面，当高电平的数据加载到取反位线BLB上时，第六NMOS晶体管N6导通以将位线BL下拉到接地电压电平 VSS。由于第五NMOS晶体管N5和第六NMOS晶体管N6具有低阈值电压,所以泄漏电流可能增加。因此，第二感测放大单元20还可以包括在位线对BL和BLB与第五NMOS晶体管N5和第六NMOS晶体管N6之间的电压通过部21。电压通过部21被配置成响应于开关信号SG而将位线对BL和BLB与第五NMOS晶体管N5和第六NMOS晶体管N6连接。在需要对被位线共享的数据执行放大操作时，开关信号SG被激活。例如，开关信号SG可以在输入激活信号以执行位线感测操作、读取操作或写入操作时被激活。电压通过部21可以包括第三NMOS晶体管N3和第四NMOS晶体管N4。第三NMOS晶体管N3被配置成响应于开关信号SG而将取反位线BLB与第五NMOS晶体管N5的漏极端子连接，第四NMOS晶体管N4被配置成响应于开关信号SG而将位线BL与第六NMOS晶体管N6的漏极端子连接。即，电压通过部21可以控制第二感测放大单元20，以仅在特定的时间执行感测操作。S卩，由于第二感测放大单元20仅在数据感测为必需时被电压通过单元21使能，所以可以将低阈值电压引起的泄漏电流阻止到预定的程度。然而，由于第二感测放大单元20的第五NMOS晶体管N5和第六NMOS晶体管N6与接地电压VSS连接，所以待用状态下的泄漏电流可能在第三NMOS晶体管N3和第五NMOS晶体管N5、或者第四NMOS晶体管N4和第六NMOS晶体管N6与已经被预充电到预充电电压(例如，VC0RE/2)的位线对BL和BLB相连接的路径中产生。
技术实现思路
在本专利技术的一个实施例中，一种半导体存储装置包括:第一感测放大单元，所述第一感测放大单元包括第一反相器和第二反相器，第一反相器和第二反相器被配置成驱动至电源驱动信号和接地驱动信号并且在位线和取反位线之间连接成锁存结构；以及第二感测放大单元，所述第二感测放大单元包括第一晶体管和第二晶体管，第一晶体管和第二晶体管被配置成当施加激活的开关信号时驱动至接地驱动信号并且在位线和取反位线之间连接成锁存结构，其中，第二感测放大单元的阈值电压被设定成比第一感测放大单元的阈值电压低。在本专利技术的一个实施例中，一种半导体存储装置包括:第一感测放大单元，所述第一感测放大单元包括第一反相器和第二反相器，第一反相器和第二反相器被配置成驱动至电源驱动信号和接地驱动信号并且在位线和取反位线之间连接成锁存结构；控制单元，所述控制单元被配置成根据激活的激活信号、读取信号以及写入信号来产生激活的开关信号；以及第二感测放大单元，所述第二感测放大单元包括第一 NMOS晶体管和第二 NMOS晶体管，第一 NMOS晶体管和第二 NMOS晶体管被配置成当施加激活的开关信号时驱动至接地驱动信号并且在位线和取反位线之间连接成锁存结构，其中第二感测放大单元的阈值电压被设定成比第一感测放大单元的阈值电压低。附图说明结合附图描述本专利技术的特点、方面和实施例，其中:图1是包括呈锁存结构的反相器对的已知位线感测放大器的电路图；图2是额外地包括具有低阈值电压的感测放大单元的位线感测放大器的电路图；图3是根据本专利技术的一个实施例的包括位线感测放大器的半导体存储装置的配置图；图4是示出在使用已知的位线感测放大器和图3的位线感测放大器时阈值电压与电荷共享电压之间的关系的曲线图；图5是示出在使用已知的位线感测放大器和图3的位线感测放大器时阈值电压与输出数据所需的时间之间的关系的曲线图本文档来自技高网...

【技术保护点】
一种半导体存储装置，包括：第一感测放大单元，所述第一感测放大单元包括第一反相器和第二反相器，所述第一反相器和所述第二反相器被配置成驱动至电源驱动信号和接地驱动信号的电压电平并且在位线和取反位线之间形成锁存结构；以及第二感测放大单元，所述第二感测放大单元包括第一晶体管和第二晶体管，所述第一晶体管和所述第二晶体管被配置成当施加激活的开关信号时在位线和取反位线之间形成锁存结构并且被驱动至所述接地驱动信号的电压电平，其中，所述第二感测放大单元的阈值电压被设定成比所述第一感测放大单元的阈值电压低。

【技术特征摘要】
2011.12.15 KR 10-2011-01356941.一种半导体存储装置，包括: 第一感测放大单元，所述第一感测放大单元包括第一反相器和第二反相器，所述第一反相器和所述第二反相器被配置成驱动至电源驱动信号和接地驱动信号的电压电平并且在位线和取反位线之间形成锁存结构；以及 第二感测放大单元，所述第二感测放大单元包括第一晶体管和第二晶体管，所述第一晶体管和所述第二晶体管被配置成当施加激活的开关信号时在位线和取反位线之间形成锁存结构并且被驱动至所述接地驱动信号的电压电平， 其中，所述第二感测放大单元的阈值电压被设定成比所述第一感测放大单元的阈值电压低。2.如权利要求1所述的半导体存储装置，其中，所述电源驱动信号和所述接地驱动信号在待用状态下具有预充电电压电平，并且在激活状态下分别具有核心电压电平和接地电压电平。3.如权利要求2所述的半导体存储装置，其中，所述第二感测放大单元还包括: 电压通过部，所述电压通过部被配置成响应于激活的所述开关信号而使所述位线和所述取反位线的电压通过， 其中，所述第一晶体管根据所述位线的电压电平而将所述取反位线与输入所述接地驱动信号的节点耦接，以及 所述第二晶体管根据所述取反位线的电压电平而将所述位线与输入所述接地驱动信号的节点耦接。4.如权利要求3所述的半导体存储装置，其中，所述第一晶体管和所述第二晶体管分别包括第一 NMOS晶体管和第二 NMOS晶体管。5.如权利要求4所述的半导体存储装置，其中，所述电压通过部包括: 第三NMOS晶体管，所述第三NMOS晶体管被配置成响应于所述开关信号而经由所述第三NMOS晶体管的源极端子来接收所述取反位线的电压电平；以及 第四NMOS晶体管，所述第四NMOS晶体管被配置成响应于所述开关信号而经由所述第四NMOS晶体管的源极端子来接收所述位线的电压电平。6.如权利要求2所述的半导体存储装置，还包括控制单元，所述控制单元被配置成根据激活的激活信号和读取信号来产生激活的所述开关信号。7.如权利要求6所述的半导体存储装置，其中，所述控制单元包括: 感测信号发生器，所述感测信号发生器被配置成从激活的所述激活信号产生激活的位线感测信号； 读取选择信号发生器，所述读取选择信号发生器被配置成当列选择信号和所述读取信号两者都被激活时产生激活的读取选择信号；以及 开关信号发生器，所述开关信号发生器被配置成当所述位线感测信号和所述读取选择信号中的任何一个被激活时激活所述开关信号。8.如权利要求7所述的半导体存储装置，其中，所述感测信号发生器在位线感测放大器被使能时激活所述位线感测信号。9.如权利要求7所述的半导体存储装置，其中，所述开关信号发生器包括: 读取选择部，所述读取选择部被配置成当所述读取信号被激活时接收所述读取选择信号，以及输出接收的信号作为开关控制信号；以及 信号输出部，所述信号输出部被配置成当所述位线感测信号和所述开关控制信号中的任何一个被激活时激活所述开关信号。10.如权利要求8所述的半导体存储装置，其中，在测试模式期间，即使所述读取选择信号被激活，所述开关信号发生器也维持所述开关信号处于去激活状态。11.如权利要求10所述的半导体存储装置，其中，所述开关信号发生器包括: 读取选择部，所述读取选择部被配置成响应于所述读取信号的激活而接收所述读取选择信号，并且当施加去激活的测试模式信号时输出接收的信号作为开关控制信号，以及被配置成当施加激活的所述测试模式信号时输出去激活的所述开关控制信号；以及 信号输出部，所述信号输出部被配置成当所述位线感测信号和所述开关控制信号中的任何一个被激活时激活所述开关信号。12.—种半导体存储装置，包括: 第一感测放大单元，所述第一感测放大单元包括第一反相器和第二反相器，所述第一反相器和所述第二反相器被配置成被驱动至电源驱动信号和接地驱动信号的电压电平，并且在位线和取反位线之间形成锁存结构； 控制单元，所述控制单元被配置成根据激活的激活信号、读...

【专利技术属性】
技术研发人员：林奎南，张雄周，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：