一种具有叠层结构的U型沟道隧穿晶体管及其制备方法技术

本发明专利技术属于半导体器件技术领域，具体涉及一种具有叠层结构的U型沟道隧穿晶体管及其制备方法。本发明专利技术通过外延生长的方法在隧穿晶体管的锗化硅源区下面形成一层与锗化硅源区掺杂类型相反的高掺杂硅层，锗化硅相对于硅具有更窄的禁带宽度，因此可以提高源区和沟道区之间的能带弯曲程度，进而能够减小隧穿长度、提高隧穿效率。本发明专利技术所提出的具有叠层结构的U型沟道隧穿晶体管可以在不影响关断电流的情况下大幅度提高开启电流，降低亚阈值摆幅。

【技术实现步骤摘要】

本专利技术属于半导体器件
，具体涉及一种U型沟道隧穿晶体管及其制造方法。
技术介绍
随着集成电路产业的不断发展，以等比例缩小为动力的金属-氧化物-半导体场效应晶体管(MOSFET)集成电路技术已经迈入纳米尺寸，并将继续遵循摩尔定律进一步缩小器件尺寸，以满足芯片微型化、高密度化、高速化和系统集成化的要求。如今的集成电路器件技术节点已经处于50纳米左右，MOSFET源漏极之间的漏电流，随着沟道长度的缩小而迅速上升。特别是当沟道长度下降到30纳米以下时，有必要使用新型的器件以获得较小的漏电流，从而降低芯片功耗。如，采用隧穿晶体管，可以减少源漏极间的漏电流。图1是现有技术的U型沟道隧穿晶体管的结构剖面图。如图1，在半导体衬底100内形成有隧穿晶体管的源区103和漏区107，源区103的掺杂类型与漏区107的掺杂类型相反，且与半导体衬底100的掺杂类型相同。隧穿晶体管在开启时在半导体衬底100内、介于源区103和漏区107之间形成有U型沟道区11。覆盖U型沟道区11形成的栅介质层104为二氧化娃或者为具有高介电常数值的绝缘介质。位于栅介质层104之上的栅极105为掺杂的多晶硅或者为金属本文档来自技高网...

【技术保护点】
一种具有叠层结构的U型沟道隧穿晶体管，包括：一个具有第一种掺杂类型的半导体衬底；在所述半导体衬底内形成的具有第二种掺杂类型的漏区；在所述半导体衬底内靠近漏区的一侧形成的U型沟道区；在所述U型沟道区之上形成的覆盖整个U型沟道区表面的栅介质层；在所述栅介质层之上形成的栅极；其特征在于：在所述半导体衬底上所述U型沟道区的非漏区一侧形成的具有第一种掺杂类型的锗化硅源区；在所述半导体衬底上,且位于所述锗化硅源区之下形成的具有第二种掺杂类型的高掺杂硅层，其物理厚度范围为1?10纳米。

【技术特征摘要】

【专利技术属性】
技术研发人员：王玮，王鹏飞，张卫，
申请(专利权)人：复旦大学，
类型：发明
国别省市：