一种沟槽型半导体功率器件及其制造方法和终端保护结构技术

本发明专利技术公开了一种低成本的沟槽型半导体功率器件，包括半导体基板，并联的单胞构成位于中心的有源区，有源区的外围设置有包括一个分压环和位于分压环外侧的至少一个截止环的终端保护区；分压环由终端保护区内的P型深阱和浮置在该P型深阱中的分压沟槽构成；分压沟槽内壁生长有绝缘栅氧化层，分压沟槽中设置有导电多晶硅；截止环包括：设置在第一导电类型外延层顶部的第二导电类型截止阱，截止阱的右侧顶部设置有第一导电注入层，该第一导电注入层中开设有用于安装截止环金属的引出槽，该引出槽深入到第二导电类型层中。本发明专利技术还公开了上述半导体功率器件的制造方法。本方法尤其适应用于制造超过100V的沟槽型半导体功率器件。

【技术实现步骤摘要】

本专利技术涉及一种沟槽型半导体功率器件和其中的终端保护结构、以及沟槽型半导体功率器件的制造方法。
技术介绍
半导体功率器件(M0S管)的导通电阻和击穿特性是决定产品性能的两个重要指标。而在不影响器件性能的前提下，如何通过改变器件的内部结构和制造工艺来降低成本是设计者最主要的任务。如图10所示，传统的半导体功率器件，在其终端保护结构中，通常只有P型深阱，由于在P型深阱的外侧底部A处会造成电场密集，从而形成局部大电场，使得器件的可靠性降低。这样，在制作耐压值超过100伏的产品时，P型深阱的外侧底部A处的局部大电场会造成器件提前击穿，反向耐压达不到设计目标值。为此，设计人员在图10所示的半导体功率器件的基础上，增加了至少一个P型深阱，形成图11所示的双P型深阱结构来提高击穿电压。但是，增加P型深阱的数量，就势必会增大芯片的面积，这样就增加了所述半导体功率器件的成本，削弱了其市场竞争力。
技术实现思路
本专利技术所要解决的技术问题是:提供一种可以减小芯片面积、从而降低制造成本的沟槽型半导体功率器件终端保护结构。为解决上述技术问题，本专利技术采用的技术方案为:一种沟槽型半导体功率器件的终端保护结构，包括:半导体基板，半导体基板包括第一导电类型衬底及设置在第一导电类型衬底上的第一导电类型外延层，第一导电类型外延层的表面为第一主面，第一导电类型衬底的表面为第二主面；第一主面上覆盖有绝缘介质层，第一主面在位于中心区域的有源区的外围设置有终端保护区，所述的终端保护区内设置有至少一个分压环和位于分压环外围的至少一个截止环；所述的分压环包括:设置在第一导电类型外延层顶部的第二导电类型分压深阱，第二导电类型分压深阱中浮置有至少一个环状的分压沟槽，分压沟槽的内壁上生长有绝缘栅氧化层，分压沟槽中设置有导电多晶硅；所述的截止环包括:设置在第一导电类型外延层顶部的第二导电类型截止阱，截止阱的右侧顶部设置有第一导电注入层，该第一导电注入层中开设有用于安装截止环金属的截止环引出槽。所述分压沟槽的宽度在0.2-2微米之间。所述分压沟槽之间的间距在0.5-20微米之间。本专利技术所要解决的进一步的技术问题是:提供一种可以减小芯片面积、从而降低制造成本的沟槽型半导体功率器件。为了解决上述进一步的技术问题，本专利技术采用的技术方案为:所述的沟槽型半导体功率器件包括本专利技术所述的沟槽型半导体功率器件终端保护结构，所述的第二主面上设置有漏极；所述的有源区内设置有若干个相互连通的单胞沟槽，单胞沟槽内设置有导电多晶硅、并联成等电位；第一导电类型外延层的上部设置有第二导电类型层，位于有源区的第二导电类型层的上部设置有与单胞沟槽外壁接触的第一导电类型注入层；单胞沟槽的两侧设置有源极引出槽或若干个源极引出孔；所述有源区内覆盖有源极金属板，源极金属板从绝缘介质层表面通过源极引出槽或若干个源引出孔伸入到第二导电类型层；所述源极金属板形成所述半导体功率器件的源极；所述的有源区与终端保护区之间设置有与单胞沟槽相连通的栅极引出槽，栅极引出槽的内壁上生长有绝缘栅氧化层，栅极引出槽内设置有与单胞沟槽内的导电多晶硅相连接的导电多晶硅，栅极引出槽的顶部设置有栅极金属板，栅极金属板从绝缘介质层表面伸入栅极引出槽内，与栅极引出槽内的导电多晶硅相连接，形成所述半导体功率器件的栅极。所述的栅极引出槽与离栅极引出槽最近的分压沟槽之间的距离为0.5-20微米。本专利技术所要解决的另一个技术问题是:提供一种可以减小芯片面积、从而降低制造成本的沟槽型半导体功率器件的制造方法。为了解决上述的另一个技术问题，本专利技术采用的技术方案是:沟槽型半导体功率器件的制造方法，其步骤为:I)在第一导电类型衬底上生长第一导电类型外延层，形成本专利技术所述的半导体基板；2)在第一主面上选择性地注入第二导电类型离子，然后，使其扩散，形成第二导电类型层；3)在第一主面上通过淀积或热生长积淀一层场氧化层；4)选择性地掩蔽和刻蚀场氧化层，形成环绕半导体基板中心的场氧化层；5)在第一主面上淀积硬掩膜层，光刻出硬掩膜刻蚀区域，并刻蚀硬掩膜层，形成用于沟槽刻蚀的硬掩膜；6)刻蚀第一主面，形成单胞沟槽、分压沟槽和栅极引出槽；7)在所述的单胞沟槽、分压沟槽和栅极引出槽内壁上生长绝缘氧化层；8)去除所述半导体基板第一主面上的硬掩膜层以及单胞沟槽、分压沟槽和栅极引出槽各自内壁上的绝缘氧化层；9)在单胞沟槽、分压沟槽和栅极引出槽各自内壁上生长绝缘栅氧化层；10)在第一主面上、单胞沟槽、分压沟槽和栅极引出槽内同时淀积导电多晶硅；11)刻蚀导电多晶硅；去除第一主面上的导电多晶硅；12)在第一主面上注入第二导电类型杂质离子，通过热处理形成第二导电类型层；13)在第一主面的相应位置光刻出第一导电类型杂质的注入区域，并注入第一导电类型杂质离子，通过热处理形成第一导电类型注入层；14)在第一主面上积淀绝缘介质层；15)光刻引出孔区域，刻蚀绝缘介质层，在第一主面上形成引出孔；16)在第一主面上及引出孔内淀积金属层，光刻出引线区域，刻蚀形成金属引线；17)在第二主面上进行基板研磨并淀积金属，形成所述半导体功率器件的背面电极。在所述的步骤15)中，在刻蚀绝缘介质层后，刻蚀引出孔区域的单晶硅，并注入第二导电类型杂质。本专利技术的有益效果是:本专利技术在终端P阱即终端保护区的深型P阱中设置了浮置的分压沟槽，在反向耐压时，该分压沟槽可同时承受一定的压降，从而减少了 P型深阱的压降和P型深阱外侧底部(右下角处)的电场强度，提高了器件的可靠性，且在100V耐压以上的沟槽型半导体功率器件中并不需要增加深型P阱的数量，从而降低了芯片的面积，降低了整个器件的材料成本。除此之外，本专利技术所述的制造方法，分压沟槽和单胞沟槽同时形成，不需要增加额外的工艺步骤，从而降低了整个器件的制造成本。附图说明图1为本专利技术所述的N沟槽型功率MOS器件的结构示意图；图2为半导体基板的局部剖视结构示意图；图3为在第一主面上选择性地注入第二导电类型离子之后的局部结构示意图；图4为扩散处理之后的结构示意图；图5为在第一主面上选择性地积淀场氧化层之后的局部结构示意图；图6为在第一主面上刻蚀出单胞沟槽、分压沟槽和栅极引出槽，在单胞沟槽、分压沟槽和栅极引出槽内同时淀积导电多晶硅，在第一主面上选择性地注入第二导电类型杂质离子，通过热处理形成第二导电类型层之后的局部结构示意图；图7为选择性地光刻出第一导电类型杂质的注入区域，并注入第一导电类型杂质离子，通过热处理形成第一导电类型注入层的局部结构示意图；图8为在第一主面上积淀绝缘介质层，然后，光刻引出孔区域，刻蚀绝缘介质层，在第一主面上形成引出孔的局部结构示意图；图9为图1的A-A剖视方向的局部结构示意图。图1至图9中:1、单胞，2、有源区，3、终端保护区，4、分压环，5、截止环，6、N型衬底，7、N型外延层，8、硬掩膜，9、单胞沟槽，10、分压沟槽，12、栅极引出槽，13、分压沟槽，14、导电多晶硅，15、场氧化层，170、P型层，171、P型分压深阱，172、P型截止阱，173、P型单胞阱，18,N型注入层，19、绝缘介质层，21、栅极金属板，22、截止环金属板，23、背面电极，24、源极金属板，31、栅极引出槽，32、截止环引出槽，33、源极引出孔，34、光刻胶。图10为
技术介绍
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【技术保护点】
一种沟槽型半导体功率器件的终端保护结构，包括：半导体基板，半导体基板包括第一导电类型衬底及设置在第一导电类型衬底上的第一导电类型外延层，第一导电类型外延层的表面为第一主面，第一导电类型衬底的表面为第二主面；第一主面上覆盖有绝缘介质层，第一主面在位于中心区域的有源区的外围设置有终端保护区，所述的终端保护区内设置有至少一个分压环和位于分压环外围的至少一个截止环；其特征在于：所述的分压环包括：设置在第一导电类型外延层顶部的第二导电类型分压深阱，第二导电类型分压深阱中浮置有至少一个环状的分压沟槽，分压沟槽的内壁上生长有绝缘栅氧化层，分压沟槽中设置有导电多晶硅；所述的截止环包括：设置在第一导电类型外延层顶部的第二导电类型截止阱，截止阱的右侧顶部设置有第一导电注入层，该第一导电注入层中开设有用于安装截止环金属的截止环引出槽。

【技术特征摘要】

【专利技术属性】
技术研发人员：丁磊，侯宏伟，
申请(专利权)人：张家港凯思半导体有限公司，
类型：发明
国别省市：