半导体装置及其制造方法制造方法及图纸

提供一种提高半导体装置的性能的半导体装置及其制造方法。作为半导体元件的MISFET（Q1）形成于SOI基板（1）上。SOI基板具有：作为基体的支撑基板（2）；形成于支撑基板的主面（表面）上的绝缘层即作为埋设氧化膜的BOX层（3）；以及形成于BOX层上的半导体层即SOI层（4）。在SOI层形成有作为半导体元件的MISFET（Q1）。在元件分离区域（5）中，在SOI基板的主面上形成有元件分离槽（7），其贯通SOI层和BOX层，并且底面（7a）位于支撑基板（2）的厚度的中间位置，元件分离膜（8）被埋设于所形成的元件分离槽（7）中。并且，防氧化膜（9）介于BOX层（3）与元件分离膜（8）之间。

【技术实现步骤摘要】

本专利技术涉及，尤其涉及能够有效地应用于具有在SOI基板上形成的半导体元件的。
技术介绍
在半导体装置中，通过在元件分离区域中的半导体基板上形成元件分离槽，并在所形成的元件分离槽中埋设绝缘膜来形成元件分离膜。在由形成有元件分离膜的元件分离区域所划定的激活区域中形成有各种半导体元件，由此制得半导体装置。形成于各个激活区域中的半导体元件能够通过形成于元件分离区域的元件分离膜实现彼此间的电气分离。在日本特开2010 - 263104号公报(专利文献I)中记载了这样的技术，在半导体基板的元件分离槽的侧面形成耐氧化性的侧壁膜，以防止元件分离槽的侧面的氧化。另夕卜，随着半导体装置的高度集成化的发展，MISFET (Metal InsulationSemiconductor Field Effect Transistor:金属绝缘半导体场效应晶体管)等场效应晶体管按照比例法则被细微化，但是随着细微化而产生短沟道特性或阈值电压的均匀性等性能下降的问题。另一方面，在大块基板上形成有埋设氧化膜即BOX (Buried Oxide)层和半导体层即SOI (Silicon On Insulator)层的SOI基板上的MISFET，在短沟道特性或阈值电压的均匀性等性能方面优于大块基板上的MISFET。因此，认为SOI基板上的MISFET是实现电路线宽为20nm的这一代产品以后的半导体装置所需要的技术。例如，在非专利文献I中记载了如果使SOI基板的BOX层的膜厚比过去的SOI基板薄，则能够通过控制大块基板的电位来控制阈值电压，这对低压工作和低功耗极其有利。现有技术文献专利文献专利文献I日本特开2010- 263104号公报非专利文献非专利文献I N.Sugii et al, “Comprehensive study on Vth variabilityin silicon on thin BOX(SOTB)CMOS with small random-dopant fluctuation:Findinga way to further reduce variation，，，IEDM 2008, p249.根据本专利技术人的研究，判明了如下事项。即判明为了使用大块基板的电位控制阈值电压，需要使BOX层的膜厚均勻。可是，如果利用过去的技术在元件分离区域形成元件分离膜，则在对元件分离膜进行热处理时，在激活区域的元件分离区域侧部分中，SOI层被通过元件分离膜而扩散的氧气而氧化，导致BOX层的膜厚局部变厚。如果发生BOX层的膜厚局部变厚等变动，则MISFET的阈值电压也变动。并且，如果缩短MISFET的沟道长度，则元件分离区域侧部分的作用增大。因此，在沟道长度较短的半导体元件中，如果BOX层的膜 厚变动，则使得半导体装置的性能下降，例如半导体装置的阈值电压等电气特性的均匀性能下降等。
技术实现思路
本专利技术的目的在于，提供能够提高半导体装置的性能的技术。本专利技术的上述及其他目的和新的特征，根据本说明书的记述以及附图将更加明确。将在本申请中公开的专利技术中的代表性专利技术的概况简单说明如下。代表性的实施方式的半导体装置使防氧化膜介于与设置于SOI基板的元件分离膜之间。另外，代表性的实施方式的半导体装置的制造方法是对SOI基板的SOI层、BOX层及支撑基板进行蚀刻来形成槽部，在露出于槽部的侧面的BOX层形成凹部。并且，形成用于填埋所形成的凹部的防氧化膜，以将填埋凹部的部分保留的方式对防氧化膜进行蚀刻，在凹部被防氧化膜填埋的状态下，形成用于填埋槽部的元件分离膜。将在本申请中公开的专利技术中的代表性专利技术所得到的效果简单说明如下。根据代表性的实施方式，能够提高半导体装置的性能。附图说明图1是实施方式I的半导体装置的主要部分剖视图。图2是实施方式I的半导体装置的主要部分剖视图。图3是表示实施方式I的半导体装置的制造工序的一部分工序的制造工艺流程图。图4是表示实施方式I的半导体装置的制造工序的一部分工序的制造工艺流程图。图5是实施方式I的半导体装置的制造工序中的主要部分剖视图。图6是实施方式I的半导体装置的制造工序中的主要部分剖视图。图7是实施方式I的半导体装置的制造工序中的主要部分剖视图。图8是实施方式I的半导体装置的制造工序中的主要部分剖视图。图9是实施方式I的半导体装置的制造工序中的主要部分剖视图。图10是实施方式I的半导体装置的制造工序中的主要部分剖视图。图11是实施方式I的半导体装置的制造工序中的主要部分剖视图。图12是实施方式I的半导体装置的制造工序中的主要部分剖视图。图13是表示实施方式I的第I变形例的半导体装置的制造工序的一部分工序的制造工艺流程图。图14是实施方式I的第I变形例的半导体装置的制造工序中的主要部分剖视图。图15是实施方式I的第I变形例的半导体装置的制造工序中的主要部分剖视图。图16是实施方式I的第I变形例的半导体装置的制造工序中的主要部分剖视图。图17是实施方式I的第I变形例的半导体装置的制造工序中的主要部分剖视图。图18是实施方式I的半导体装置的制造工序中的主要部分剖视图。图19是实施方式I的半导体装置的制造工序中的主要部分剖视图。图20是实施方式I的半导体装置的制造工序中的主要部分剖视图。图21是实施方式I的半导体装置的制造工序中的主要部分剖视图。图22是实施方式I的半导体装置的制造工序中的主要部分剖视图。图23是将不形成防氧化膜的比较例的半导体装置的元件分离区域附近放大示出的主要部分剖视图。图24是从观察不形成防氧化膜的比较例的半导体装置的元件分离区域附近的图像得到的主要部分剖视图。图25是实施方式2的半导体装置的主要部分剖视图。图26是实施方式2的半导体装置的主要部分剖视图。图27是表示实施方式2的半导体装置的制造工序的一部分工序的制造工艺流程图。图28是实施方式2的半导体装置的制造工序中的主要部分剖视图。图29是实施方式2的半导体装置的制造工序中的主要部分剖视图。图30是实施方式2的半导体装置的制造工序中的主要部分剖视图。图31是实施方式2的半导体装置的制造工序中的主要部分剖视图。图32是实施方式2的半导体装置的制造工序中的主要部分剖视图。图33是实施方式2的半导体装置的制造工序中的主要部分剖视图。图34是表示实施方式2的第I变形例的半导体装置的制造工序的一部分工序的制造工艺流程图。图35是实施方式2的第I变形例的半导体装置的制造工序中的主要部分剖视图。图36是实施方式2的第I变形例的半导体装置的制造工序中的主要部分剖视图。图37是实施方式2的第I变形例的半导体装置的制造工序中的主要部分剖视图。图38是实施方式2的第I变形例的半导体装置的制造工序中的主要部分剖视图。图39是实施方式2的第I变形例的半导体装置的制造工序中的主要部分剖视图。图40是实施方式2的第I变形例的半导体装置的制造工序中的主要部分剖视图。图41是实施方式2的第I变形例的半导体装置的制造工序中的主要部分剖视图。图42是表示实施方式2的第2变形例的半导体装置的制造工序的一部分工序的制造工艺流程图。图43是实施方式2的第2变形例的半导体装置的制造工序中的主要部分剖视图。图44是实施方式2的第2变形例的半导体装置的制造工序中的主要部分剖视图。图45是实施方式2的本文档来自技高网...

【技术保护点】
一种半导体装置，其特征在于，具有：半导体基板，具有基体、所述基体上的绝缘层、和所述绝缘层上的半导体层；半导体元件，形成于所述半导体层上；以及元件分离膜，在元件分离区域中被埋设在形成于所述半导体层及所述绝缘层的槽部中，防氧化膜介于所述绝缘层与所述元件分离膜之间。

【技术特征摘要】
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【专利技术属性】
技术研发人员：由上二郎，岩松俊明，堀田胜之，槙山秀树，井上靖朗，山本芳树，
申请(专利权)人：瑞萨电子株式会社，
类型：发明
国别省市：