处理半导体晶片的方法、半导体晶片以及半导体器件技术

一种用于处理半导体晶片的方法包括提供半导体晶片。所述半导体晶片在至少一个方向上有曲率。所述曲率被降低，这包括在所述半导体晶片的无源区域中提供多个沟槽线，所述多个沟槽线至少部分地在所述半导体晶片的应变层中延伸并且平行于所述应变层的所述表面，所述多个沟槽线的深度小于所述半导体晶片的所述厚度。半导体晶片包括适合于提供半导体器件或电路的多个有源区域。无源区域将有源区域彼此分开。晶片具有带有第一表面的应变层，以及沿着所述应变层的与所述第一表面相反的第二表面与所述应变层接触的另一个层。多个沟槽线在无源区域中平行于应变层的第一表面延伸并且深度小于半导体晶片的厚度。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及用于处理半导体晶片的方法、半导体晶片以及半导体器件。
技术介绍
半导体器件的制造通常包括例如通过将半导体晶片切割(切块)为半导体材料的单独块(切块)以在制造的后期阶段可以使电路分开的方式来加工半导体晶片上的多个独立电路，每个块带有给定电子电路或电子器件。如果需要，切割的切块可以经受进一步处理，诸如对切割的电路进行测试和封装成集成电路封装。多个独立电路的加工正常包括各种有图案和无图案的绝缘、半导电和导电器件区域以及在通过未处理的晶片形成的衬底上的层的形成。作为图案形成的部分，光阻层通常沉积在晶片的顶层上并且通过光刻法或其它工艺形成图案，因此创建了晶片的顶层被暴露的区域以及顶层没有被暴露的区域。这样的图案形成包括例如在通过光刻法在晶片表面上投影所期望的图案的图像的情况下传输预定义的图案。然而，在晶片表面变形，例如不平坦的情况下，传输的图案失真。这样的表面变形可能有各种原因。例如，在衬底上的不同层的沉积和图案形成可能引起表面不平坦。美国专利6280645和US6303511描述了晶片拉平工艺和系统，其中通过使表面经受等离子处理来降低表面的粗糙度。美国专利6254718描述了组合的化学-机械抛光(CMP)和等离子蚀刻晶片拉平系统，其中通过将使表面经受CMP和等离子蚀刻来降低表面的粗糙度。而且，在晶片的一个或多个层中的压力(除了导致晶片脆弱和一般不易使晶片经受诸如背面研磨和切块的处理)可能导致晶片的弯曲和投影图像的对应变形。美国专利6770504公开了用于改进晶片弯曲控制的方法和结构，其中SiGe和B-doped Si的多层堆叠被用于控制和最小化弯曲量。然而，制造这样的堆叠是复杂的。另外，施加在使用的材料上的降低弯曲所需要的机械要求可能与施加在材料上的半导体电路的适合性能所需的电子要求不相容。
技术实现思路
正如在所附权利要求中所描述的，本专利技术提供了用于处理半导体晶片的方法、半导体晶片和半导体器件。本专利技术的具体实施例在从属权利要求中被阐述。本专利技术的这些或其他方面根据在下文中描述的实施例将显而易见并且参考在下文中描述的实施例被阐明。附图说明将参考附图仅仅通过举例的方式来描述本专利技术的进一步细节、方面和实施例。在附图中，相同的附图标记被用于表示相同的或功能相似的元素。为了简便以及清晰而图示了附图中的元素，并且附图中的元素不一定按比例绘制。图1 (a) - (C)示意性地示出了根据本专利技术的在一种方法的例子的各种阶段中的半导体晶片的实施例的例子的顶视图。图2 (a) - (h)示意性地示出了根据本专利技术的在一种方法的例子的各个阶段中的半导体晶片的实施例的例子的部分的横断面侧视图。图3-5示意性地示出了根据本专利技术的可以在半导体晶片上提供的沟槽线图案的各种例子的顶视图。具体实施例方式由于本专利技术说明的实施例可能大部分是使用本领域技术人员已知的电子组件和电路实现的，所以将不会在比所认为有必要的程度大的任何程度上解释细节，以便于对本专利技术基本概念的理解以及认识并且为了不混淆或偏离本专利技术的教导。参照图1(a)，其中示出了晶片I。在这个图中指示了多个管芯区域100，所述管芯区域对应于独立的切块。管芯区域具有直线的形状并且被排列为矩阵阵列。然而，将显而易见的是，也可以使用其它的形状和排列。如在图1 (b)中所示的，在制造管芯区域100的一部分期间，有源器件区域101被相应管芯的电子电路或电子器件的结构占用。可在管芯上提供例如功率晶体管，诸如异质结晶体管。通常，与管芯区域的周界相邻的外围区域102是空的，以便在不损伤电子电路的情况下允许沿着刻线103切割。外围区域102是无源区域，因为外围区域没有电子元素或电子电路的连接或在管芯区域101中的器件。然而，外围区域102可能包括与电子电路或在管芯区域中的器件独立的一些组件，诸如晶片水平可靠性和功能性测试垫或用于促进晶片水平测试的测试电路。应注意管芯区域可能包括其它无源区域。诸如将例如外围核心的那些不同组件彼此分离的区域。如图1 (C)所示，在分割之后，半导体晶片不再是带有多个独立电路或器件的集成块，而是在半导体材料的单独切块104中被分开，每个带有相应的电子电路或电子器件。如果需要，分割的切块104可以经受进一步处理，诸如对分割的电路进行测试和封装成集成电路封装。在下文中将参照图2描述一种处理半导体晶片的方法的例子，并且在图2中示出半导体晶片的实施例的例子的各个阶段。如在图2 (a)和(b)中所示的，半导体晶片10可在至少一个方向上被提供有曲率并且曲率可在此后被降低。曲率可只在一个方向上，即晶片将不在与该方向垂直的横截面上示出曲率并且从数学角度来说具有从开口获得的圆柱形状，而不是直曲线。在不期望被这个理论约束的情况下，可以相信这是例如这样的情况，即当由只在一个方向上的层之间的各向异性晶格失配引起曲率的情况的时候，例如沉积在Si (111)衬底上的GaN外延层。替代地，曲率可以在两个方向上，导致晶片具有类似碗的形状或类似鞍的形状，例如在由在多个方向上的层之间的晶格失配引起曲率的情况下或在由多个层引起曲率的情况下，其中相对于相邻层，每个层只在一个方向上具有晶格失配，但是层之间的方向不同。曲率可以例如是由在晶片的层中的拉力或压缩应变引起的。这样的层可能在初始晶片材料的顶部被提供或是初始晶片材料的部分，如图2 (b)中所示出的。例如，初始晶片可以是带有多个层的复合衬底晶片，诸如在绝缘衬底上的硅或带有GaN异质层的Si衬底，例如异质层在启动集成电路的制造过程之前被制造，并且可选地在不同的位置上。替代地，例如通过应变层材料的覆盖沉积可以在初始晶片上可作为集成电路的制造过程的集成部分提供应变层。应变层可以是无图案或在降低曲率之前形成图案。例如，可以提供复合衬底晶片，所述复合衬底晶片是通过在硅基层或衬底上生长氮化镓(GaN)的外延层获得的。例如参照图2(a)，可以提供初始衬底11。在这个例子中，衬底11是硅衬底，其中顶层通过硅晶格的(111)方位形成，但是衬底11可以由其它材料或其它方位形成，例如碳化硅或II1-V族半导体材料的适合的氮化物，诸如在一组由二元III族氮化物材料、三元III族氮化物材料、四元III族氮化物材料或合金或其化合物(诸如A1N、InN, GaN等等)组成的一种或多个材料。例如使用高蒸汽过程外延(HVPE)过程，并且其后根据本领域已知的任何适合的分离或分裂技术将衬底102和其它衬底分离，通过在例如蓝宝石的另一衬底上生长衬底11可形成衬底11。衬底11在进一步制造侧面功率晶体管器件之前可以与其它衬底分离，特别是涉及由II1-V族半导体材料的适合的氮化物形成的衬底，技术人员还应了解衬底11可能仍然在蓝宝石衬底上沉积并且使用下文中描述的处理步骤被处理，在此之后，氮化镓衬底可以与蓝宝石衬底分离。如图2 (b)所示出的，一个或多个中间层12可以在初始衬底11上沉积。所述层可以是单一的层，诸如包括种层或多层堆叠，诸如包括种层和一个或多个过渡层的堆叠，诸如AlN-GaN-AlN的堆叠。种层为在种层顶部上后续层的进一步生长提供了有序表面。种层可以例如是高电阻式或绝缘的以及例如由诸AlN的II1-V族半导体材料的适合的氮化物形成。在种层上，例如通过适合的外延生长过程可以提供过渡层或层的本文档来自技高网...

【技术保护点】
一种用于处理半导体晶片的方法，包括：提供所述半导体晶片，所述半导体晶片在至少一个方向上具有曲率；降低所述曲率，所述降低包括：在所述半导体晶片的无源区域中提供多个沟槽线，所述多个沟槽线至少部分地在所述半导体晶片的应变层中延伸并且平行于所述应变层的表面，所述多个沟槽线的深度小于所述半导体晶片的厚度。

【技术特征摘要】
【国外来华专利技术】

【专利技术属性】
技术研发人员：菲利普·雷诺，罗兰德·塞拉诺，
申请(专利权)人：飞思卡尔半导体公司，
类型：发明
国别省市：美国;US