一种用于制造适于制造SOI衬底的半导体晶片的方法，包括以下步骤：‑在半导体载体(1)的顶侧(2)上制造多晶半导体的第一层(4)；然后，‑在所述第一层(4)的顶侧(7)上形成界面区域(12)，所述界面区域(12)具有与所述第一层(4)的晶体结构不同的晶体结构；然后，‑在所述界面区域(12)上制造多晶半导体的第二层(14)。
【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及电子领域，更确切地涉及允许制造电子电路、特别是专用于射频应用的电子电路的半导体衬底的领域。具体地，本专利技术的实现方法和实施例涉及一种用于制造绝缘体上硅(SOI)结构的方法以及这样的结构。
技术介绍
SOI衬底通常包括位于埋置绝缘层(通常是氧化硅)的顶部上的半导体膜(或顶部半导体层)，埋置绝缘层通常由首字母缩写BOX(代表埋置氧化物)表示，其本身位于载体衬底(例如，块材衬底)的顶部上。高性能射频(RF)集成电路通常在称为高电阻率(HR)p型掺杂半导体衬底(即，具有通常>1千欧·厘米的电阻率的衬底)上制造，以便限制衬底中的损耗以及相邻组件之间由于传导而引起的串扰。此外，使用绝缘体上硅(SOI)HR衬底是常见的。形成在顶部半导体层中和上的无源或有源组件然后由埋置氧化物层与块材衬底绝缘。然而，已经注意到，虽然使用这种衬底减少与衬底有关的损耗，但不完全防止损耗。具体地，静止的正电荷由于该氧化物层的制造工艺而不可避免地存在于BOX中。所述电荷是衬底中能够形成传导通道的移动电荷(电子)在BOX附近累积的原因。由此，即使使用HR衬底，衬底中的寄生表面传导也会因为涡电流而导致焦耳损耗。此外，绝缘硅/BOX/衬底堆叠相当于金属氧化物半导体(MOS)电容器。大致上，与该MOS电容器关联的反型层的厚度被认为与衬底的掺杂浓度的平方根成反比地变化。因此，将理解，在衬底为HR衬底(即，弱掺杂)时，该厚度相应地更大。该电容器的电容具有由施加于形成在绝缘硅薄膜中或上的组件的电势来调制的性质。该被调制的寄生电容是以对集成电路的RF组件不利的方式影响这些组件的谐波失真和串扰的原因。这种失真具体可以由三阶截点(缩写为TOIP或IP3)法来量化。为了减轻该影响，已知使用更复杂的载体衬底结构，包含分离载体衬底的单晶部分与BOX以便在BOX附近创建能够捕获自由载子的高密度表面态的特定区域。由表面态进行的自由载子的该捕获大大减轻寄生表面传导的影响。此外，这引起衬底/BOX界面处的半导体中的费米能级的钉扎，从而使得寄生MOS电容器的电容很大程度上独立于施加于形成在BOX上方、与BOX相对的组件的电势，由此限制谐波失真。这种衬底被定性为“富陷阱的”。文献SOI technology:An Opportunity for RF Designers,Journal of30 Telecommunications and Information Technology,2009年4月描述了一种用于在SOI衬底的BOX下方形成富陷阱层的特别有效的方法，该方法包括以下步骤：形成载体衬底，载体衬底包括在载体衬底的单晶部分与BOX之间插入的多晶硅层。具体地，多晶硅的晶界处的晶体结构中的不连续充当电荷陷阱。这种层可以通过用低压化学气相沉积(LPCVD)或等离子体增强化学气相沉积(PECVD)的方式在形成BOX之前在单晶衬底上沉积多晶硅或非晶硅层来形成，该沉积操作后面跟着是稳定化和/或再结晶退火。为了确保真正获得多晶层而不是从单晶衬底简单的外延，需要在沉积硅之前在单晶衬底上形成阻止外延生长的界面层。为此，由化学氧化或热氧化获得的、厚度上小于1nm的氧化硅层是足够的。为了增大陷阱的密度，期望增大多晶硅/BOX界面处的晶界的密度(即，期望减小该界面处的晶粒的平均宽度)。不幸的是，专利技术人已经观察到，由CVD获得的多晶硅的生长为“发散”的伪柱型(即，晶粒具有大致在层的底部与顶部之间变宽的倒锥形状)。因此，晶粒的平均宽度在多晶硅层的顶部处(即，在多晶硅/BOX界面处)最大，因此，此界面处每单位面积的陷阱的密度不是最优的。然而，为了确保将载体衬底的单晶部分与BOX以及在位于BOX的顶部上的薄层上制造的组件分离足够大的距离，多晶硅层在厚度上必须为至少1000nm至5000nm，并且因此，多晶硅/BOX界面处的多晶硅晶粒的平均宽度然后大约为200nm至1000nm。对于90nm或65nm技术或更低的RF组件，这因此意味着具有BOX的界面处的多晶硅晶粒的平均宽度大于BOX上方的基本晶体管的横向维度。由此，根据BOX上方的组件、例如晶体管的位置，所述组件将随机与单个晶粒或多个晶粒垂直。因为晶体管下方的陷阱的密度取决于其相对于晶粒的位置，所以这引起晶体管电参数的分散。专利技术人已经观察到，由非晶硅层的受控再结晶形成多晶硅层基本上不减小多晶硅/BOX界面处的多晶硅的晶粒的平均尺寸。具体地，充分稳定多层衬底并使其足够热机械稳定以能够用作用于制造集成电路的起始衬底需要最小的热预算。该热预算引起晶粒尺寸等于或大于通过直接在块材衬底上沉积多晶硅层获得的晶粒尺寸的多晶硅层。因此，需要一种用于制造纠正上述缺点中的全部或一些的SOI衬底的方法。
技术实现思路
根据一个实现方法和实施例，提供了一种用于制造SOI的方法，特别是允许改进电绝缘层(BOX)与SOI衬底的载体衬底之间的界面处的电荷的捕获。根据一个方面，提供了一种用于制造绝缘体上硅衬底的方法，包括制造载体衬底和制造半导体膜，半导体膜位于埋置绝缘层的顶部上，埋置绝缘层本身位于载体衬底的顶部上。根据这一方面，载体衬底的制造包括在半导体载体的一侧上制造位于所述半导体载体和所述埋置绝缘层之间并且包括至少一个初始结构的堆叠。所述初始结构的制造依次包括以下步骤：-在半导体载体的所述侧上制造多晶半导体的第一层；-在所述第一层的顶侧上形成界面区域，所述界面区域具有不同于所述第一层的晶体结构的结构；以及-在所述界面区域上制造多晶半导体的第二层。因此，有利地，这些堆叠的界面区域和层从一个相同载体开始并且使用该载体(即从所述相同半导体载体开始并使用该半导体载体)而相继形成。根据一个实现方法，界面区域的形成包括将第一层的顶侧暴露于氧化环境以便氧化所述顶侧。作为变体，界面区域的形成包括使第一层的顶侧非晶化。堆叠的制造还可以包括在所述第二层上制造至少一个附加结构，这包括制造由多晶半导体的新的层所跨过的新的界面区域，以便形成多晶半导体的多个层的堆叠，多晶半导体的多个层分别通过具有与多晶半导体的所述多个层的晶体结构不同的结构的界面区域分离。根据一个实现方法，所述堆叠的多晶半导体的最后一层具有小于所述堆叠的多晶半导体的层的总厚度的20％的厚度。根据另一方面，提供了一种绝缘体上硅衬底，包括半导体膜，其位于埋置绝缘层的顶部上，埋置绝缘层本身位于载体衬底的顶部上。根据这一方面，载体衬底包括半导体载体和位于半导体载体的一侧和所述埋置绝缘层之间的堆叠。所述堆叠包括至少一个初始结构，其包括：与半导体载体的所述侧接触的多晶半导体的第一层和多晶半导体的第二层，第二层通过具有与所述第一层的晶体结构不同的结构的界面区域与第一层分离。第二层的厚度可以被包括在100nm和300nm之间。根据一个实施例，衬底还可以包括在所述第二层上的至少一个附加结构，其包括由多晶半导体的新的层所跨过的新的界面区域，以便形成多晶半导体的多个层的堆叠，所述层分别通过具有与多晶半导体的所述层的晶体结构不同的结构的界面区域分离。堆叠的多晶半导体的最后一层可以具有小于堆叠的多晶半导体的层的总厚度20％的厚度。附图说明本专利技术的特定方面将参照附图在阅读仅用示例的方式给出的以下描述时被更好的理解，附图中：-本文档来自技高网...
【技术保护点】
一种用于制造绝缘体上硅衬底的方法，包括制造载体衬底和制造半导体膜(40)，所述半导体膜(40)位于埋置绝缘层(36)的顶部上，所述埋置绝缘层(36)本身位于所述载体衬底(1、4、12、14)的顶部上，其中所述载体衬底的制造包括在半导体载体(1)的一侧(2)上制造位于所述半导体载体和所述埋置绝缘层之间并且包括至少一个初始结构(4、12、14)的堆叠，所述初始结构的制造依次包括以下步骤：‑在所述半导体载体(1)的所述侧(2)上制造多晶半导体的第一层(4)；‑在所述第一层(4)的顶侧(7)上形成界面区域(12)，所述界面区域(12)具有不同于所述第一层(4)的晶体结构的结构；以及‑在所述界面区域(12)上制造多晶半导体的第二层(14)。
【技术特征摘要】
【国外来华专利技术】2014.03.31 FR 14528451.一种用于制造绝缘体上硅衬底的方法，包括制造载体衬底和制造半导体膜(40)，所述半导体膜(40)位于埋置绝缘层(36)的顶部上，所述埋置绝缘层(36)本身位于所述载体衬底(1、4、12、14)的顶部上，其中所述载体衬底的制造包括在半导体载体(1)的一侧(2)上制造位于所述半导体载体和所述埋置绝缘层之间并且包括至少一个初始结构(4、12、14)的堆叠，所述初始结构的制造依次包括以下步骤：-在所述半导体载体(1)的所述侧(2)上制造多晶半导体的第一层(4)；-在所述第一层(4)的顶侧(7)上形成界面区域(12)，所述界面区域(12)具有不同于所述第一层(4)的晶体结构的结构；以及-在所述界面区域(12)上制造多晶半导体的第二层(14)。2.根据权利要求1所述的方法，其中所述界面区域(12)的形成包括将所述第一层(4)的所述顶侧(7)暴露于氧化环境以便氧化所述顶侧。3.根据权利要求1所述的方法，其中所述界面区域(12)的形成包括使所述第一层(4)的所述顶侧(7)非晶化。4.根据权利要求1至3中的一项所述的方法，其中所述堆叠的制造还包括在所述第二层(14)上制造至少一个附加结构(22、24)，这包括制造由多晶半导体的新的层(24)所跨过的新的界面区域(22)，以便形成多晶半导体的多个层(4、14、24)的堆叠，多晶半导体的所述多个层(4、14、24)分别通过具有与多晶半导体的所述层的晶体结...
【专利技术属性】
技术研发人员：D·迪塔特，H·若恩，
申请(专利权)人：意法半导体有限公司，
类型：发明
国别省市：法国;FR
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