占空比失真校正电路系统技术方案

本发明专利技术为占空比失真校正电路系统，提供一种具有时钟产生和分配电路系统的集成电路。集成电路可以包括被配置为产生作为彼此延迟版本的多个时钟信号的锁相环。可以使用串联连接的时钟缓冲器块将时钟信号分配到集成电路上的各个区域。每一个缓冲器块可以包括并联耦合的缓冲器电路双向对。每一个缓冲器电路可以具有被配置为接收输入时钟信号的第一输入端，输出端，在所述输出端提供输入时钟信号的校正版本（例如，输出端，在该输出端提供具有期望占空比的输出时钟信号），第二输入端，其接收用于设定针对输出时钟信号的期望占空比的第一延迟时钟信号；以及第三输入端，其接收至少在第一延迟时钟信号升高时处于高的第二延迟时钟信号。

【技术实现步骤摘要】
占空比失真校正电路系统本申请要求2011年11月14日提交的美国专利申请No.13/295,875的优先权，其全部内容通过引用合并于此。
本申请一般涉及集成电路，更具体地，涉及具有时钟产生电路系统的集成电路。
技术介绍
集成电路通常包括诸如锁相环（PLL）这样的时钟产生电路系统。锁相环通常具有接收基准时钟信号的输入端并且具有提供多个时钟信号的输出端。在锁相环的输出端产生的多个时钟信号可以呈现时钟速率，该时钟速率是输入的基准时钟信号的时钟速率的整倍数。使用锁相环产生的时钟信号可以使用时钟分配电路系统被分配到其上形成有锁相环的集成电路的不同区域。时钟分配电路系统包括串联连接的时钟缓冲器（即，串联连接为串的时钟缓冲器），时钟信号经过这些缓冲器。这些缓冲器通常被设计用于提供相等的上升时间和下降时间（即，相等的上升和下降转换延迟）。呈现相等的上升/下降时间的缓冲器能够被用于保持经过该缓冲器的时钟信号的占空比。例如，由呈现相等的上升/下降时间的缓冲器接收的具有50%占空比的时钟信号将在该缓冲器的输出端呈现50%占空比。在实际中，然而，用于传播时钟信号的缓冲器和其它电路可能经受工艺、电压和温度变化，并且因此可能呈现不相等的上升和下降时间（即，不匹配的上升和下降转换延迟）。经过具有不匹配的上升/下降时间的缓冲器的时钟信号将经受占空比失真。例如，由呈现不匹配的上升/下降时间的缓冲器接收的具有50%占空比的时钟信号可能在该缓冲器的输出端呈现60%占空比。时钟缓冲器通常被设计用于提供更强的上拉驱动强度和相对较弱的下拉驱动强度。经过这种类型的时钟缓冲器的时钟信号可能经历快速的上升转换和相对较慢的下降转换。结果，随着经过每一个连续的时钟缓冲器，时钟信号的占空比趋向于增大。在一些情形下，原始呈现50%占空比的时钟信号（即，在锁相环的输出端呈现50%占空比的时钟信号）随着被传播经过时钟缓冲器串可能逐渐接近100%占空比，并且可能最终被卡在高占空比，因而使得集成电路不能工作。
技术实现思路
集成电路可以包括诸如锁相环这样的时钟产生电路。锁相环可以被使用以产生相对于彼此相位偏移的多个时钟信号。可以使用时钟缓冲器块的至少一个串将多个时钟信号引导到集成电路的不同部分。每一个时钟缓冲器块可以包括并联耦合的时钟缓冲器电路双向对。作为示例，时钟缓冲器块可以包括用于支持八时钟相位系统的操作的八个时钟缓冲器电路双向对（例如，其中锁相环被配置为产生作为彼此的延迟版本的八个时钟信号的系统）。给定的时钟缓冲器块中的每一个时钟缓冲器电路可以具有可操作用于接收输入时钟信号的第一输入端子、输出端子，在所述输出端提供输入时钟信号的校正版本（例如，输出端，在该输出端提供具有期望占空比的输出时钟信号）、可操作用于接收第一延迟时钟信号（例如，输入时钟信号的第一延迟版本）的第二输入端子以及可操作用于接收第二延迟时钟信号（例如，输入时钟信号的第二延迟版本）的第三输入端子。第一延迟时钟信号和第二延迟时钟信号可以从在缓冲器串中的前面的时钟缓冲器块的输出端产生的多个时钟信号选择。当输入时钟信号的时钟电平高时，输出时钟信号将升高。第一延迟时钟信号的上升时钟沿将造成时钟缓冲器电路将输出时钟信号驱动为低。输入时钟信号和第一延迟时钟信号之间的相位偏移量可以因此用于设定输出时钟信号的高时钟相位。第二延迟时钟信号可以被选择为使得在第一延迟时钟信号低的第一时间段第二延迟时钟信号升高，以及在输入时钟信号低的第二时间段第二延迟信号降低（例如，在第一延迟时钟信号的上升时钟沿周围第二延迟时钟信号应为高）。当第二延迟时钟信号高时，输出时钟信号的下降转换将被第一延迟时钟信号的上升时钟沿触发而不是被输入时钟信号的下降时钟沿触发，这就有效地使缓冲器电路对输入时钟信号中的任何已有的占空比失真不敏感。当输入时钟信号再次上升时，输出时钟信号将升高以完成当前时钟周期。按照这种方式缓冲时钟信号可以有效地产生已校正占空比失真的输出时钟信号（例如，产生具有期望占空比的输出时钟信号）。从所附的附图和以下详细描述中，本专利技术的其它特征、实质和各种优点将变得更明显。附图说明图1是根据本专利技术的实施方式的具有时钟缓冲器电路系统的示例性集成电路的示意图。图2是根据本专利技术的实施方式的占空比-时钟缓冲器数量的曲线图。图3是根据本专利技术的实施方式的示例性双向时钟缓冲器电路系统的示意图。图4是根据本专利技术实施方式的示例性时钟缓冲器电路的电路图。图5是例示根据本专利技术的实施方式的图4的时钟缓冲器电路的操作的时序图。图6是根据本专利技术的实施方式的由四时钟相位系统中的时钟产生电路产生的时钟信号的时序图。图7是根据本专利技术的实施方式的四时钟相位系统中的示例性双向块缓冲器电路系统的示意图。图8是示出根据本专利技术的实施方式的四时钟相位系统中用于提供50%占空比校正的不同时钟缓冲器之间的示例性连接的表。图9是示出根据本专利技术的实施方式的六时钟相位系统中用于提供33%占空比校正的不同时钟缓冲器之间的示例性连接的表。图10是示出根据本专利技术的实施方式的八时钟相位系统中用于提供62.5%占空比校正的不同时钟缓冲器之间的示例性连接的表。图11是根据本专利技术的实施方式的可操作用于使用控制电路系统配置以提供期望的占空比失真校正的示例性时钟缓冲器电路的示意图。图12是根据本专利技术的实施方式的使用图11中所示类型的时钟缓冲器电路系统以提供占空比失真校正时涉及的示例性步骤的流程图。具体实施方式本专利技术的实施方式涉及具有时钟产生和分配电路系统的集成电路。这种类型的集成电路可以包括数字信号处理器、微处理器、专用集成电路、诸如可编程逻辑器件这样的可编程集成电路等。图1是包括控制逻辑电路系统18和诸如锁相环（PLL）这样的时钟产生电路系统12的示例性集成电路器件10的示意图。电路系统18可以包括锁存器、组合逻辑电路、时序逻辑电路和可操作用于控制器件10的其它部分的控制电路系统。可以使用任何适当架构组织电路系统18中的逻辑。作为示例，可以以较更大逻辑区域的一系列行和列组织逻辑，其中每一个区域包含多个更小的逻辑区域。更小的区域可以是，例如有时称为逻辑元件（LE）的逻辑区域，每一个元件包含查找表、一个或者更多寄存器和可配置的复用器电路。更小的区域还可以是例如有时称为自适应逻辑模块（ALM）的逻辑区域。每一个自适应逻辑模块可以包括一对加法器、一对关联寄存器和查找表或者其它共享的组合逻辑的块（作为示例）。更大的区域例如可以是包含多个LE或者多个ALM的有时称为逻辑阵列块（LAB）的逻辑区域。在典型的集成电路10中，电路系统18可以包括数十或者数百个更大的逻辑区域，每一个区域包括数十或者数百个更小的逻辑区域。如果期望，则可以以更多的级别或者层排列器件10的逻辑，其中多个大区域相互连接以形成更大的逻辑部分。其它器件排列可以使用不按行和列排列的逻辑。每一个锁相环12可以被配置为产生各具有相应时钟相位的多个时钟信号。在图1的示例中，器件10包括两个锁相环12，每一个锁相环被配置为产生N个各自的时钟信号。一般地，器件10可以包括任意期望数量的锁相环，每一个锁相环被配置为产生任意适当数量的时钟信号。使用锁相环12产生的时钟信号可以使用时钟缓冲器块14和时钟分配网络16被分配到器件10上的不同逻辑区域。时钟缓冲器块1本文档来自技高网...

【技术保护点】
一种缓冲器电路，所述缓冲器电路包括：第一输入端，所述第一输入端可操作用于接收第一时钟信号；输出端，在所述输出端产生呈现期望占空比的对应的输出时钟信号；以及第二输入端，所述第二输入端可操作用于接收不同于所述第一时钟信号的第二时钟信号，其中所述第二时钟信号相对于所述第一时钟信号延迟相位偏移量，其中基于所述输出时钟信号的期望占空比确定所述相位偏移量。

【技术特征摘要】
2011.11.14 US 13/295,8751.一种缓冲器电路，所述缓冲器电路包括：第一输入端，所述第一输入端接收第一时钟信号；输出端，在所述输出端产生呈现期望占空比的对应的输出时钟信号；第二输入端，所述第二输入端接收不同于所述第一时钟信号的第二时钟信号，其中所述第二时钟信号相对于所述第一时钟信号延迟相位偏移量，并且其中基于所述输出时钟信号的期望占空比确定所述相位偏移量；以及第三输入端，其接收不同于所述第一时钟信号和所述第二时钟信号的第三时钟信号，其中所述第三时钟信号周期性地被激活以允许所述第二时钟信号中的转换从而设定所述输出时钟信号的所述期望占空比。2.根据权利要求1所述的缓冲器电路，其中所述缓冲器电路包括可操作用于从锁相环电路接收所述第一时钟信号和所述第二时钟信号的时钟缓冲器电路。3.根据权利要求1所述的缓冲器电路，其中所述第一时钟信号、第二时钟信号和第三时钟信号包括呈现相等时钟频率的时钟信号。4.根据权利要求1所述的缓冲器电路，还包括：第四输入端，所述第四输入端可操作用于接收控制信号，其中当所述控制信号具有第一值时所述缓冲器电路被置于三态模式，以及其中当所述控制信号具有不同于所述第一值的第二值时所述缓冲器电路被置于主动模式。5.根据权利要求1所述的缓冲器电路，还包括：第一逻辑门，其具有可操作用于接收所述第二时钟信号的第一输入端和可操作用于接收所述第三时钟信号的第二输入端，其中所述第一逻辑门可操作用于在所述第三时钟信号被激活时使所述第二时钟信号中的转换通过，以及其中所述第一逻辑门可操作用于在所述第三时钟信号被去激活时输出在固定电平的信号。6.根据权利要求5所述的缓冲器电路，还包括：第二逻辑门，其具有第一输入端和耦合到所述第一逻辑门的输出端的第二输入端，该第一输入端耦合到所述缓冲器电路的第一输入端。7.根据权利要求6所述的缓冲器电路，还包括：耦合在所述第二逻辑门的输出端和所述缓冲器电路的所述输出端之间的反相电路。8.一种集成电路，所述集成电路包括：产生多个时钟信号的时钟产生电路系统；以及接收所述多个时钟信号的缓冲器电路系统，其中所述缓冲器电路系统包括至少一个缓冲器电路，其接收所述多个时钟信号中的至少第一时钟信号、第二时钟信号和第三时钟信号并且至少部分地基于接收到的第一时钟信号和第二时钟信号产生具有预定占空比的对应的输出时钟信号，其中所述第三时钟信号被周期性地激活以允许所述第二时钟信号中的转换从而设定所述输出时钟信号的期望占空比。9.根据权利要求8所述的集成电路...

【专利技术属性】
技术研发人员：J·H·布依，L·H·邱，K·阮，C·宋，K·C·辛，
申请(专利权)人：阿尔特拉公司，
类型：发明
国别省市：美国;US