【技术实现步骤摘要】
【国外来华专利技术】
本申请要求2010年6月11日提交的美国专利申请12/814344的优先权和利益。
技术介绍
脉冲锁存器是由时钟脉冲信号控制的电平敏感锁存器(S卩，在时钟脉冲信号的某些相位中使能电平敏感锁存器)。时钟脉冲信号通常由方波时钟信号(即，具有50%占空比的时钟信号)使用脉冲发生器生成。这些时钟脉冲信号的时钟脉冲通过方波时钟信号的上升时钟边沿触发。脉冲锁存器可以用来实施集成电路中的时间借用机制。时间借用机制可以允许通过优化沿临界电路路径的时序性能而提高电路性能。随着电路密度和时钟速率因工艺技术的改进而增大，消耗的动态功率量也增加。 该功耗的主要贡献者是时钟电路。
技术实现思路
支持双边沿时钟机制的集成电路可以包括在其输出端生成方波时钟信号的锁相环(PLL)。如果需要，可以通过外部装置的输入输出引脚接收方波时钟信号。给定的时钟缓冲器可以从关联的PLL或从所述输入输出引脚接收时钟信号，并且可以驱动该时钟信号至时钟分布网络。时钟分布网络可以将原始时钟信号路由至集成电路上的不同区域。多个逻辑区域中的一个区域中的本地逻辑块可以接收本地(行)时钟信号。该本地时钟信号是由PLL或输入输出...
【技术保护点】
【技术特征摘要】
【国外来华专利技术】2010.06.11 US 12/814,3441.一种集成电路，包括时钟分布网络，所述时钟分布网络可操作为接收时钟信号并且可操作为提供多个对应的本地时钟信号；多个时钟脉冲发生器，所述多个时钟脉冲发生器中的每个可操作为接收所述多个对应的本地时钟信号中相应的一个并且可操作为生成对应的时钟脉冲；和占空比失真校正电路，所述占空比失真校正电路可操作为调节被提供给所述时钟分布网络的所述时钟信号。2.根据权利要求1所述的集成电路，还包括锁相环，所述锁相环可操作为提供时钟输入到所述占空比失真校正电路，其中所述占空比失真校正电路可操作为调节所述时钟输入以生成被提供给所述时钟分布网络的所述时钟信号。3.根据权利要求2所述的集成电路，其中由所述锁相环提供的所述时钟输入具有给定占空比，并且其中所述占空比失真校正电路包括可操作为调节所述时钟信号的电路，其中调节所述时钟信号使所述多个对应的本地时钟信号的占空比变为等于所述给定占空比。4.根据权利要求1所述的集成电路，还包括输入输出引脚，所述输入输出引脚可操作为提供时钟输入给所述占空比失真校正电路，其中所述占空比失真校正电路可操作为调节所述时钟输入以生成被提供给所述时钟分布网络的所述时钟信号。5.根据权利要求4所述的集成电路，其中由所述输入输出引脚提供的所述时钟输入具有给定的占空比，并且其中所述占空比失真校正电路包括可操作为调节所述时钟信号的电路，其中调节所述时钟信号使所述多个对应的本地时钟信号的占空比变为等于所述给定占空比。6.根据权利要求1所述的集成电路，还包括多个电平敏感脉冲锁存器，所述多个电平敏感脉冲锁存器可操作为接收由所述多个时钟脉冲发生器生成的所述时钟脉冲。7.根据权利要求1所述的集成电路，其中所述占空比失真校正电路包括可操作为调节所述时钟信号的电路，其中调节所述时钟信号使所述多个对应的本地时钟信号的占空比变为等于50%的占空比。8.根据权利要求1所述的集成电路，还包括反馈路径，其中所述占空比失真校正电路可操作为通过所述反馈路径接收所述多个对应的本地时钟信号。9.根据权利要求1所述的集成电路，其中所述占空比失真校正电路包括时钟缓冲器， 所述时钟缓冲器具有输出端，其中所述时钟缓冲器可操作为在其输出端提供所述时钟信号给所述时钟分布网络，并且其中所述占空比失真校正电路可操作为调节所述时钟缓冲器， 其中调节所述时钟缓冲器使所述多个对应的本地时钟信号的占空比变为等于50%的占空比。10.根据权利要求1所述的集成电路，其中所述占空比失真校正电路包括第一寄存器传输电路，所述第一寄存器传输电路具有第一延迟电路；第二寄存器传输电路，所述第二寄存器传输电路具有第二延迟电路；和控制电路，所述控制电路耦合到所述第一和第二寄存器传输电路，其中所述控制电路可操作为调节所述第一和第二延迟电路，并且其中所述控制电路可操作为生成被提供给所述时钟分布网络的所述时钟信号。11.一种集成电路，包括多个脉冲锁存器，所述多个脉冲锁存器中的每一个均具有时钟脉冲输入端；时钟分布网络，所述时钟分布网络可操作为分布多个本地时钟信号；和多个双边沿时钟脉冲发生器，所述多个双边沿时钟脉冲发生器中的每一个可操作为接收所述多个本地时钟信号中相应的一个并且可操作为响应于所述多个本地时钟信号的上升边沿和下降边沿而产生对应的时钟脉冲，其中所...
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