具有双边沿时钟的集成电路制造技术

本发明专利技术提供了支持双边沿时钟的集成电路，所述集成电路可以包括锁相环，所述锁相环生成方波时钟信号。所述时钟信号可以由芯片外外装置经过输入输出引脚提供。所述时钟信号可以通过时钟分布网络路由以提供本地时钟信号给脉冲发生器，所述脉冲发生器在上升和下降时钟边沿生成时钟脉冲。所述脉冲发生器可以生成时钟脉冲，这些时钟脉冲由所述上升和下降时钟边沿触发并且具有用于最优性能的公共脉冲宽度。可以为了最优性能最小化由所述时钟网络引入的占空比失真。自适应占空比失真电路可以用来控制时钟缓冲器的上拉/下拉驱动强度，以便本地时钟信号的高时钟相位近似为半个时钟周期。

【技术实现步骤摘要】
【国外来华专利技术】
本申请要求2010年6月11日提交的美国专利申请12/814344的优先权和利益。
技术介绍
脉冲锁存器是由时钟脉冲信号控制的电平敏感锁存器(S卩，在时钟脉冲信号的某些相位中使能电平敏感锁存器)。时钟脉冲信号通常由方波时钟信号(即，具有50%占空比的时钟信号)使用脉冲发生器生成。这些时钟脉冲信号的时钟脉冲通过方波时钟信号的上升时钟边沿触发。脉冲锁存器可以用来实施集成电路中的时间借用机制。时间借用机制可以允许通过优化沿临界电路路径的时序性能而提高电路性能。随着电路密度和时钟速率因工艺技术的改进而增大，消耗的动态功率量也增加。 该功耗的主要贡献者是时钟电路。
技术实现思路
支持双边沿时钟机制的集成电路可以包括在其输出端生成方波时钟信号的锁相环(PLL)。如果需要，可以通过外部装置的输入输出引脚接收方波时钟信号。给定的时钟缓冲器可以从关联的PLL或从所述输入输出引脚接收时钟信号，并且可以驱动该时钟信号至时钟分布网络。时钟分布网络可以将原始时钟信号路由至集成电路上的不同区域。多个逻辑区域中的一个区域中的本地逻辑块可以接收本地(行)时钟信号。该本地时钟信号是由PLL或输入输出引脚提供的原始时钟信号的潜在失真的版本。本地时钟信号可以馈送给用于控制脉冲锁存器的脉冲发生器。脉冲发生器可以使用该本地时钟信号触发在上升和下降时钟边沿的时钟脉冲以支持双边沿时钟机制。可以提供脉冲发生器以确保最优性能，所述脉冲发生器提供具有近似相等的脉冲宽度的正边沿触发的时钟脉冲(比如，由上升时钟边沿触发的时钟脉冲)和负边沿触发的时钟脉冲(比如，由下降时钟边沿触发的时钟脉冲)。这种脉冲发生器可以包括对称的逻辑门和传输门，该逻辑门和传输门设计为匹配脉冲发生器中的逻辑门的各种延迟，使得正边沿触发的时钟脉冲的脉冲宽度和负边沿触发的时钟脉冲的脉冲宽度被很好地平衡。还可以最小化时钟网络中的占空比失真(比如，以确保本地时钟信号的占空比接近50%)以优化性能。在一个合适的实施例中，自适应占空比失真(D⑶)校正电路可以用来调节时钟缓冲器的上拉和下拉驱动强度。自适应DCD校正电路可以包括高时钟相位寄存器传输电路和低时钟相位寄存器传输电路，其分别具有生成给定延迟的延迟电路。当高时钟相位小于给定延迟时，高时钟相位寄存器传输电路可以产生高误差信号，而当高时钟相位大于给定延迟时，高时钟相位寄存器传输电路可以产生低误差信号。如果低时钟相位小于给定延迟，则低时钟相位寄存器传输电路可以产生高误差信号，而如果低时钟相位大于给定延迟，则低时钟相位寄存器传输电路可以产生低误差信号。所述误差信号可以馈送给D⑶校正电路中的控制电路。控制电路可以用来确定最优控制设置以配置时钟缓冲器(比如，最优控制设置以调节时钟缓冲器的上拉/下拉驱动强度)，从而为本地时钟信号提供近似50%的占空比。如果需要，自适应D⑶校正电路可以连接至PLL的输出端。D⑶校正电路可以包括提供给定延迟的延迟电路。该延迟电路接收由PLL生成的原始时钟信号并且在其输出端提供延迟的时钟信号。该延迟的时钟信号可以显示出近50%的占空比，因为其被定位为紧邻PLL,并且因而未暴露于失真的本质来源。D⑶校正电路可以包括第一延迟锁定环，该第一延迟锁定环自适应地调节给定延迟，使得本地时钟信号的上升时钟边沿与延迟的时钟信号的上升时钟边沿对齐。该校正电路还可以包括第二延迟锁定环，该第二延迟锁定环自适应地调节时钟缓冲器的下拉驱动强度，使得本地时钟信号的下降边沿与延迟的时钟信号的下降时钟边沿对齐。使用这种布置形成的校正电路来调节给定延迟和时钟缓冲器将本地时钟信号的高时钟相位固定到延迟的时钟信号的高时钟相位。以这种方式固定高时钟相位最小化占空比失真，因为延迟的时钟信号的高时钟相位近似等于半个时钟周期。本专利技术的进一步的特征、其本质和各种优点将通过附图和以下的具体实施方式变得更为显然。附图说明图1是示出了根据本专利技术的实施例的时钟分布网络如何分布时钟信号的图示。图2是示出了在根据本专利技术的实施例的逻辑电路的操作期间的潜在占空比失真的时序图。图3是示出了根据本专利技术实施例的一种补偿占空比失真的可行方式的时序图。图4是示出了根据本专利技术实施例的说明性双边沿脉冲发生器的电路图。图5是可以在根据本专利技术实施例的图4的双边沿脉冲发生器中使用的说明性三输入逻辑NAND门的电路图。图6是根据本专利技术实施例的说明性自适应占空比失真校正电路的图示。图7和图8是示出了根据本专利技术实施例当校正电路中的给定延迟太短时，图6的自适应占空比失真校正电路中相关信号的状态的时序图。图9是示出了根据本专利技术实施例当图6的校正电路中的给定延迟太短时可以随时钟控制设置变化的说明性误差信号值的表格。图10和图11是示出了根据本专利技术实施例当校正电路中的给定延迟太长时图6的自适应占空比失真校正电路中相关信号的状态的时序图。图12是示出了根据本专利技术实施例当图6的校正电路中的给定延迟太长时可以随时钟控制设置变化的说明性误差信号值的表格。图13是根据本专利技术实施例可以由图6的自适应占空比失真校正电路控制的说明性时钟缓冲器的电路图。图14是根据本专利技术实施例的连接至锁相环的输出端的说明性占空比失真校正电路的图示。具体实施例方式本专利技术的实施例涉及包括逻辑电路的集成电路。该逻辑电路可以是集成电路的一部分，所述集成电路比如数字信号处理器、微处理器、专用集成电路、比如可编程逻辑器件等可编程集成电路。图1示出了包括逻辑电路的说明性集成电路10。装置10的逻辑电路可以包括支持双边沿时钟(比如，在每个上升/下降时钟边沿后，在短暂时间周期内使能脉冲锁存器的时钟机制)的脉冲锁存器电路。双边沿时钟机制与常规的单端时钟机制相比可以提供显著的电力节约。如，常规时钟机制可以具有频率为f的时钟信号，该时钟信号分布到以期望的性能级别工作的脉冲锁存器。相反，频率为m的时钟信号可以分布到脉冲锁存器以使用双边沿时钟途径获得相同的性能级别，因而消耗明显更少的电力(比如，电力减少约50%)。集成电路10可以包括在其输出端生成时钟信号CLK (比如，具有50%占空比的原始方波时钟信号)的锁相环(PLL) JWnPLL 12。时钟CLK可以分布在装置10上的不同区域。可以在集成电路10上形成超过一个锁相环12。如果需要，还可以由芯片外来源通过输入输出引脚提供时钟信号CLK。比如，锁相环12可以将时钟信号CLK馈送给时钟缓冲器14，该时钟缓冲器14将时钟信号CLK驱动至时钟分布网络16上。单个PLL可以生成多于一个CLK信号，通常具有相关的频率和相位。集成电路10上可以具有一个或多于一个PLL。网络16可以包括导线和缓冲器。时钟缓冲器14可以是反相级并且有时可以称作时钟驱动器。时钟缓冲器14可以包括一级或多于一级的逻辑电路。时钟信号CLK可以包括四个相区别的时钟信号，每个时钟信号均具有各自的时钟速率和时钟相位(作为示例)。通常来说，锁相环12可以在其输出端生成任何期望数目的相区别的方波时钟信号。时钟分布网络16从时钟缓冲器14接收信号CLK并将时钟信号CLK分布到集成电路10上的不同逻辑区域。网络16可以布置为树形构造(有时称作时钟树)。网络16可以比如是H树时钟网络。使用H树确保了至逻辑电路中不同点的延迟被良好地匹配。如果需要，可编程逻辑器件可以包括可配本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】2010.06.11 US 12/814,3441.一种集成电路，包括时钟分布网络，所述时钟分布网络可操作为接收时钟信号并且可操作为提供多个对应的本地时钟信号；多个时钟脉冲发生器，所述多个时钟脉冲发生器中的每个可操作为接收所述多个对应的本地时钟信号中相应的一个并且可操作为生成对应的时钟脉冲；和占空比失真校正电路，所述占空比失真校正电路可操作为调节被提供给所述时钟分布网络的所述时钟信号。2.根据权利要求1所述的集成电路，还包括锁相环，所述锁相环可操作为提供时钟输入到所述占空比失真校正电路，其中所述占空比失真校正电路可操作为调节所述时钟输入以生成被提供给所述时钟分布网络的所述时钟信号。3.根据权利要求2所述的集成电路，其中由所述锁相环提供的所述时钟输入具有给定占空比，并且其中所述占空比失真校正电路包括可操作为调节所述时钟信号的电路，其中调节所述时钟信号使所述多个对应的本地时钟信号的占空比变为等于所述给定占空比。4.根据权利要求1所述的集成电路，还包括输入输出引脚，所述输入输出引脚可操作为提供时钟输入给所述占空比失真校正电路，其中所述占空比失真校正电路可操作为调节所述时钟输入以生成被提供给所述时钟分布网络的所述时钟信号。5.根据权利要求4所述的集成电路，其中由所述输入输出引脚提供的所述时钟输入具有给定的占空比，并且其中所述占空比失真校正电路包括可操作为调节所述时钟信号的电路，其中调节所述时钟信号使所述多个对应的本地时钟信号的占空比变为等于所述给定占空比。6.根据权利要求1所述的集成电路，还包括多个电平敏感脉冲锁存器，所述多个电平敏感脉冲锁存器可操作为接收由所述多个时钟脉冲发生器生成的所述时钟脉冲。7.根据权利要求1所述的集成电路，其中所述占空比失真校正电路包括可操作为调节所述时钟信号的电路，其中调节所述时钟信号使所述多个对应的本地时钟信号的占空比变为等于50%的占空比。8.根据权利要求1所述的集成电路，还包括反馈路径，其中所述占空比失真校正电路可操作为通过所述反馈路径接收所述多个对应的本地时钟信号。9.根据权利要求1所述的集成电路，其中所述占空比失真校正电路包括时钟缓冲器， 所述时钟缓冲器具有输出端，其中所述时钟缓冲器可操作为在其输出端提供所述时钟信号给所述时钟分布网络，并且其中所述占空比失真校正电路可操作为调节所述时钟缓冲器， 其中调节所述时钟缓冲器使所述多个对应的本地时钟信号的占空比变为等于50%的占空比。10.根据权利要求1所述的集成电路，其中所述占空比失真校正电路包括第一寄存器传输电路，所述第一寄存器传输电路具有第一延迟电路；第二寄存器传输电路，所述第二寄存器传输电路具有第二延迟电路；和控制电路，所述控制电路耦合到所述第一和第二寄存器传输电路，其中所述控制电路可操作为调节所述第一和第二延迟电路，并且其中所述控制电路可操作为生成被提供给所述时钟分布网络的所述时钟信号。11.一种集成电路，包括多个脉冲锁存器，所述多个脉冲锁存器中的每一个均具有时钟脉冲输入端；时钟分布网络，所述时钟分布网络可操作为分布多个本地时钟信号；和多个双边沿时钟脉冲发生器，所述多个双边沿时钟脉冲发生器中的每一个可操作为接收所述多个本地时钟信号中相应的一个并且可操作为响应于所述多个本地时钟信号的上升边沿和下降边沿而产生对应的时钟脉冲，其中所...

【专利技术属性】
技术研发人员：A·K·拉威，D·刘易斯，
申请(专利权)人：阿尔特拉公司，
类型：
国别省市：