本发明专利技术提供一种时钟生成电路。该时钟生成电路包括：第一分频器；环路单元，其具有第二分频器并且生成输出时钟，所述输出时钟与第一分频器的基准时钟相位同步并且具有基准时钟F倍的频率；时钟切换单元，其在多个输入时钟中选择一个输入时钟并且将所选择的输入时钟提供到第一分频器；以及时序控制单元。时序控制单元根据时钟选择信息的切换来切换时钟选择命令，切换输入时钟的数目R的设定和输出时钟的数目F的设定中的至少一个，并且在切换设定之后开始使用第一分频器的计数操作和使用第二分频器的计数操作。
【技术实现步骤摘要】
本专利技术涉及使用PLL(锁相环)的时钟生成电路。
技术介绍
PLL是以输入信号生成被锁相的时钟的电路，并且已被用于各种领域。图12是说明PLL的一般构造的框图。在图12中，分频器1以预定分频比1/R来分割输入时钟CLKI， 并且将具有输入时钟CLKI的1/R的频率的基准时钟CLKREF输出到环路单元2的相位比较器3。环路单元2是其中相位比较器3、环路滤波器4、VCO (电压控制振荡器)5和分频器 6以环路形式连接的电路。这里，相位比较器3比较基准时钟CLKREF和从分频器6输出的反馈时钟CLKFB的相位，并且输出表示基准时钟CLKREF和反馈时钟CLKFB之间的相位误差的相位误差信号。环路滤波器4移除相位误差信号的高频分量，并且输出相位误差信号作为频率控制电压。VCO 5用根据频率控制电压的频率来振荡，并且生成输出时钟信号CLK0。 分频器6以预定分频比1/F来分割输出时钟CLK0，并且将具有输出时钟CLKO的1/F的频率的反馈时钟CLKFB输出到相位比较器3。在该构造中，如果反馈时钟CLKFB的相位相对于基准时钟CLKREF的相位被延迟， 那么表示延迟量的相位误差信号从相位比较器3被输出。因此，增加频率控制电压，以增加输出时钟CLKO的频率，并且执行反馈控制以使得反馈时钟CLKFB的相位相对地领先基准时钟CLKREF的相位。另一方面，在反馈时钟CLKFB的相位领先于基准时钟CLKREF的相位的情况下，表示提前量的相位误差信号从相位比较器3输出。因此，降低频率控制电压以降低输出时钟CLKO的频率，并且执行反馈控制以使得反馈时钟CLKFB的相位相对于基准时钟 CLKREF的相位被相对地延迟。作为执行反馈控制的结果，反馈时钟CLKFB的相位与基准时钟CLKREF的相位同步，以便与输入时钟CLKI的相位同步，并且从VCO 5获得具有输入时钟 CLKI的F/R倍的频率的输出时钟CLK0。如上所述，要求PLL接收输入时钟CLKI的供给以便生成输出时钟CLK0。这里，在作为输入时钟CLKI的源的设备总是操作，并且输入时钟CLKI被正常地提供到PLL的情况下，对于PLL来说可以使用输入时钟CLKI为其中安装了 PLL的设备生成输出时钟CLK0。然而，根据系统，可能难于通过指定设备的恒定操作来向PLL恒定地提供输入时钟CLKI。因此，可以认为通过这样的方式来配置系统确定作为输入时钟CLKI的源的多个设备(例如， 设备A和设备B)，并且例如在设备B停止其操作的情况下，从设备A向PLL提供输入时钟 CLKI0，而例如在设备A停止其操作的情况下，从设备B向PLL提供输入时钟CLKI1。根据该系统，向PLL提供输入时钟不会被拦截，并且对于其中安装了 PLL的设备，PLL不断地生成输出时钟CLK0。然而，由设备A输出的输入时钟CLKIO的频率可能不同于由设备B输出的输入时钟CLKIl的频率。在该情况下，为了在切换输入时钟之后对于PLL生成具有相同频率的输出时钟CLK0，必须改变分频器1的分频比1/R或分频器6的分频比1/F以便在切换之后适合于输入时钟的频率。然而，即使改变了分频比，当执行输入时钟的切换时PLL失去同步，并且因此输出时钟CLKO的频率在长时间内变得不稳定。这里，参考图13，将描述上述问题。图13示出了分频器1中的输入时钟CLKI的计数值CNT1、基准时钟CLKREF的生成情况、分频器6中的输出时钟CLKO的计数值CNT6、以及反馈时钟CLKFB的生成情况。在该示例中，分频器1对输入时钟CLKI重复执行向下计数， 并且如果计数值变为“0”，那么分频器1将计数值设定为R-1，并且生成基准时钟CLKREF。 此外，分频器6对输出时钟CLKO重复执行向下计数，并且如果计数值变为“0”，那么分频器 6将计数值设定为F-I，并且生成反馈时钟CLKFB。在反馈时钟CLKFB与基准时钟CLKREF相位同步的状态下，分频器1的计数值CNTl的改变与分频器6的计数值CNT6的改变同步。当执行上述操作时执行输入时钟CLKI的切换，并且如果切换之后的输入时钟频率变得高于切换之前的输入时钟频率，如虚线Ll所示，那么计数值CNTl的时间梯度变陡， 并且因此基准时钟CLKREF被生成为早于反馈时钟CLKFB的生成时序。相反，如果切换之后的输入时钟频率变得低于切换之前的输入时钟频率，如虚线L2所示，那么计数值CNTl的时间梯度变缓，并且因此基准时钟CLKREF被生成为相对于反馈时钟CLKFB的生成时序被延迟。如果相对于反馈时钟CLKFB有大相位差异的基准时钟CLKREF被输出到相位比较器3， 那么生成大的相位误差信号，并且因此PLL失去同步。
技术实现思路
已考虑上述情况做出本专利技术，并且本专利技术的目的是提供一种时钟生成电路，在操作PLL的情况下，所述时钟生成电路能够执行输入时钟的切换并且根据输入时钟的切换来切换分频比，而不会失去同步。为了实现上面的目的，根据本专利技术，提供了一种时钟生成电路，包括第一分频器，在每当计数R个(R是整数)输入时钟时输出基准时钟；环路单元，其包括第二分频器，所述第二分频器在每当计数F个(F是整数)输出时钟时输出反馈时钟，并且通过基于基准时钟和反馈时钟之间的相位误差控制输出时钟的频率来生成输出时钟，所述输出时钟与基准时钟相位同步并且具有基准时钟F倍的频率；时钟切换单元，其在多个输入时钟中选择由时钟选择命令所指定的一个输入时钟并且将所选择的输入时钟提供到第一分频器；以及时序控制单元，其根据指定输入时钟的时钟选择信息的切换来切换用于时钟切换单元的时钟选择命令，切换用于将一个基准时钟输出到第一分频器的输入时钟的数目R的设定和用于将一个反馈时钟输出到第二分频器的输出时钟的数目F的设定中的至少一个， 并且开始使用第一分频器对切换设定之后与设定数目R相对应的输入时钟的计数操作和使用第二分频器对切换设定之后与设定数目F相对应的输出时钟的计数操作。优选地，在时钟选择信息被切换之后，时序控制单元根据第一分频器中的输入时钟的计数值或第二分频器中的输出时钟的计数值变为预定值来切换用于时钟切换单元的时钟选择命令，并且在通过时钟切换单元开始由切换的时钟选择命令指定的输入时钟的输出的时刻使得第一分频器和第二分频器开始切换设定之后与设定数目R相对应的输入时钟的计数操作和切换设定之后与设定数目F相对应的输出时钟的计数操作。优选地，时钟切换单元输出相对于时钟选择命令的切换被延迟并且在切换后由时钟选择命令指定的输入时钟；以及时序控制单元根据用于时钟切换单元的时钟选择命令的切换来停止第一分频器和第二分频器，并且在通过时钟切换单元开始由切换的时钟选择命令指定的输入时钟的输出的时刻使得第一分频器和第二分频器开始切换设定之后与设定数目R相对应的输入时钟的计数操作和切换设定之后与设定数目F相对应的输出时钟的计数操作。优选地，时序控制单元根据用于时钟切换单元的时钟选择命令的切换停止第一分频器，然后在流逝一时间段之后停止第二分频器。优选地，在时钟选择信息切换后，时序控制单元根据第一分频器输出基准时钟来切换用于时钟切换单元的时钟选择命令。根据上面的构造，时序控制单元根据指定输入时钟的时钟选择信息的切换来切换用于时钟切换单元的时钟选择命令，并且切换用于将一个基准时钟本文档来自技高网...
【技术保护点】
【技术特征摘要】
...
【专利技术属性】
技术研发人员：浦纯也，
申请(专利权)人：雅马哈株式会社，
类型：发明
国别省市：
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