包括锁相环的电子设备及控制受控振荡器的方法技术

本发明专利技术提供了一种锁相环（PLL）。所述PLL包括控制级，所述控制级包括N个存储元件，其中每个存储元件具有偶联到所述控制级的输出的输出。所述N个存储元件偶联成串，并且每个存储元件可以模拟模式配置，其中存储元件的存储节点处的存储信号响应于电荷泵的输出信号而连续改变。每个存储元件可以数字模式配置，在所述模式中存储值是来自一组预定值的一个值，并且如果在先存储元件和在后存储元件为数字模式且具有不同的存储信号的值则所述存储元件可设定为模拟模式。

【技术实现步骤摘要】

本申请涉及用于锁相环的电子设备以及方法，并且更具体地涉及用于控制锁相环的受控振荡器的振荡频率的电子设备以及方法。
技术介绍
锁相环通常配备有受控振荡器，例如压控振荡器(VCO)。VCO偶联在反馈环中，从而产生来自低频参考时钟的高频时钟。这种参考时钟的频率较低，因为其更容易在低频下生成不同的稳定且精确的时钟信号。在图1中示出了根据现有技术的锁相环的实例。存在VC0、相频检测器PFD、电荷泵、分频器以及补偿电容器C1SVS、包括电阻器R以及电容器C2的集成模拟单元。相频检测器PFD将参考时钟REFCKL的相位与反馈时钟信号SYSCLK的相位进行比较，这两者具有相同的时钟频率。反馈时钟信号SYSCLK是由PLL输出的时钟信号PLLOUT并且由分频器DIV分频。如果反馈时钟信号SYSCLK的频率或相位不同于参考时钟信号REFCKL的相位或频率，则电荷泵CP将一信号施加到VCO上从而增加或降低VCO的输出信号PLLOUT的相位或频率。由电荷泵发出的信号ICH是参考时钟REFCKL与反馈时钟信号SYSCLK之间的差值的函数。VCO可以实施为环形振荡器。环形振荡器拓扑结构提供了一系列的级联延迟级，通常是反相器。来自最后一个延迟级的输出信号被馈送回第一延迟级的输入。经过这些级联级的总延迟，包括系统内的信号的任何净反相，被设计为满足持续振荡标准。通常，每个延迟级具有由单独的输入控制的可变延迟。VCO的振荡频率则是由输入信号控制的从而改变级延迟。可以在大范围上调谐环形振荡器的振荡频率，如VCO的标称中心频率的20%至50%。现有技术中的PLL采用32KHz范围内的实时时钟输入信号并且生成具有数十到数百MHz范围的频率的输出信号PLL0UT。为了符合这种极低的输入频率，PLL必须具有非常小的带宽，例如在3KHz或更小范围内。这种小带宽要求外部部件并且还会消耗大量电能，尤其是在数字PLL的情形中。然而，手持式或移动设备要求降低功耗和外部部件数量。
技术实现思路
本专利技术的主要目标是提供一种要求更少的外部部件并且比根据现有技术的PLL消耗更少电能的PLL。在本专利技术的一个方面中，存在一种包括锁相环的电子设备。所述锁相环包括相频检测器(PFD)、第一电荷泵、受控振荡器、分频器、以及第二电荷泵。进一步存在控制级。相频检测器的输出偶联到所述第一电荷泵。所述第一电荷泵的输出偶联到所述受控振荡器的第一控制输入。相频检测器的输出还偶联到所述第二电荷泵的输入。所述第二电荷泵的输出偶联到所述控制级的输入。所述控制级的输出偶联到所述受控振荡器的第二控制输入。所述受控振荡器的输出偶联到分频器的输入。分频器的输出偶联到相频检测器的输入。控制级包括N个存储元件。每个存储元件可以具有偶联到控制级的输出的输出。这N个存储元件优选地偶联成串，从而使得所述串中的每个存储元件偶联到多个在先存储元件和多个在后存储元件。术语“在先”是指串中的位置并且是指更接近串中的第一存储元件然后是当前的存储元件。术语“在后”是指串中的位置并且是指更接近串中的最后一个存储元件然后是当前的存储元件。在串配置中，第一个存储元件和最后一个存储元件可以不具有两个相邻元件。第一个存储元件可以不具有在先存储元件并且串中的最后一个存储元件将不具有在后存储元件。在先存储元件和在后存储元件可以不是个存储元件的直接相邻元件，而是它们可以具有进一步远离所述存储元件的位置。根据本专利技术的一个方面，至少两个存储元件共享一存储电容器。这意味着至少两个存储元件可以可替代地偶联到存储电容从而给所述存储电容充电并放电。每个存储元件本身则可以不包括存储电容。 在本专利技术的一方面中，共享一共享存储电容器的两个存储元件不应当是所述存储元件串中的直接相邻元件。存储信号则可以是所述电容一侧(板)的电压水平。在多个存储元件之间共享存储电容器(存储电容)可以大量地减少所要求的存储电容器的数目并且由此减少用于实施存储电容所需的面积，尤其是在集成半导体电路中。在一个实施例中，仅提供了可以在所有存储元件之间共享的k个存储电容器(电容)。参数k则可以是大于2的正整数。在所述实施例中，共享存储器的存储元件的数目是存储元件的总数除以k。换言之，存储元件的每个第k个相邻元件存储元件使用同电容器。这将存储电容器的数目减少等于存储元件的数目除以k的因子。在有利的实施例中，存储电容器的数目可以是4(k=4)。如果例如使用了 200个存储元件，则存储电容器的数目减少了 200除以4，也就是50个。可以通过添加并移除来自共享电容的电荷来改变存储电容上的电压水平。每个存储元件则可以包括传输门，所述传输门偶联在存储元件的内部存储节点和存储电容器之间。每个存储元件的传输门是由不是所述存储元件的直接相邻元件的存储元件的输出控制。这实现了 存储元件之间的存储电容器的任何切换不会影响串中的激活存储元件。然后可以响应于第二电荷泵的输出信号对存储电容器进行充电并放电。存储元件中的开关(晶体管)的控制栅极然后可以偶联到电荷泵的输出。如果存储元件是处于数字模式，第一开关或第二开关关闭(连接)，则可以将共享存储电容的放电和充电去使能。然后每个存储元件可以被配置为采取模拟模式。在模拟模式中，存储元件的存储节点处的存储信号可以响应于第二电荷泵的输出信号而连续地改变。进一步地，每个存储元件可以被配置为采取数字模式。在数字模式中，存储值是来自一组预定值的值。如果在先存储元件和在后存储元件是处于数字模式并且具有不同的存储信号值，则存储元件可以被进一步配置为采取模拟模式。因此，本专利技术的这些方面提供了一种半数字型锁相环，所述锁相环由可以在模拟模式和数字模式中配置的多个存储元件控制。在模拟模式中，存储元件的输出信号可以连续地改变。在数字模式中，输出信号是固定的(保持在恒定值，即例如高或低)。输出信号则可以是数字信号中的逻辑高或逻辑低。通常所要求的大型回路滤波电容可以由使用根据本专利技术的所述方面的存储元件的半数字型电路安排来代替。根据本专利技术的这些方面的电子设备消耗非常低的电流并且不要求外部部件。进一步地，根据本专利技术的电子设备的集成实现所要求的芯片尺寸同样非常小。优选的，模拟回路阻尼机构结合所述半数字型锁相环配置而使用。 在本专利技术的一个方面中，存储元件可以被配置为如果在先和在后存储元件处于数字模式并且具有相同的存储信号值则采取数字模拟。在一个实施例中，至少在先存储元件和/或在后存储元件可以是处于模拟模式的存储元件的直接相邻元件。在一个实施例中，至少在先存储元件和/或在后存储元件可以是从模拟模式改变到数字模式和/或反之亦然的存储元件的直接相邻元件。进一步地，每个存储元件可以被配置为产生输出信号，所述输出信号则可以是存储信号，存储元件中的存储信号，的函数。所述输出信号然后可以被馈送到受控振荡器用于适配受控振荡器的振荡频率。因此，受控振荡器可以由存储元件的输出信号控制。因为一些存储元件处于数字模式而其他存储元件，优选地同时是直接相邻元件的两个存储元件，处于模拟模式，受控振荡器由存储元件的数字和模拟输出信号的组合控制。本专利技术的所述方面提供了一种控制机构，所述控制机构采用数字信号但是不限于特定数目的离散控制步骤。仅仅使用数字信号来控制受控振荡器总是受限于离散步骤的数目。本专利技术提供了一种机构，其中存储本文档来自技高网...

【技术保护点】
一种电子设备，包括：锁相环PLL，所述锁相环包括相频检测器PFD、第一电荷泵CP1、受控振荡器VCO、分频器DIV、第二电荷泵CP2以及控制级DCONT，其中所述相频检测器PFD的输出偶联到所述第一电荷泵CP1并且所述第一电荷泵CP?1的输出偶联到所述受控振荡器VCO的第一控制输入，所述相频检测器PFD的所述输出还偶联到所述第二电荷泵CP2的输入，所述第二电荷泵CP2的输出偶联到所述控制级DCONT的输入，所述控制级DCONT的输出偶联到所述受控振荡器VCO的第二控制输入，所述受控振荡器VCO的输出偶联到所述分频器DIV的输入，所述分频器的输出偶联到所述相频检测器PFD的输入，所述控制级DCONT包括N个存储元件S1、…、SN，其中每个存储元件具有偶联到所述控制级DCONT的输出的输出，所述N个存储元件偶联成一串从而使得在所述串中除了第一个存储元件S1和最后一个存储元件SN之外的每个存储元件Si偶联到在先存储元件Si?K1以及在后存储元件Si+K2，并且每个存储元件可以模拟模式配置，其中所述存储元件的存储节点处的存储信号响应于所述第二电荷泵CP2的输出信号而连续改变，并且每个存储元件可以数字模式配置，其中所述存储值是来自一组预定值的一个值并且如果在先存储元件和在后存储元件为数字模式并且具有不同的所述存储信号的值，则所述存储元件被进一步配置为采用模拟模式，并且其中至少两个存储元件共享用于在所述存储节点处存储所述存储信号的存储电容。...

【技术特征摘要】
2011.09.29 EP 11183369.5;2011.11.17 US 13/299,0691.一种电子设备，包括锁相环PLL，所述锁相环包括相频检测器PFD、第一电荷泵CP1、受控振荡器VCO、分频器DIV、第二电荷泵CP2以及控制级DCONT，其中所述相频检测器PFD的输出偶联到所述第一电荷泵CPl并且所述第一电荷泵CP I的输出偶联到所述受控振荡器VCO的第一控制输入，所述相频检测器PFD的所述输出还偶联到所述第二电荷泵CP2的输入，所述第二电荷泵CP2的输出偶联到所述控制级DCONT的输入，所述控制级DCONT的输出偶联到所述受控振荡器VCO的第二控制输入，所述受控振荡器VCO的输出偶联到所述分频器DIV的输入，所述分频器的输出偶联到所述相频检测器PFD的输入，所述控制级DCONT包括N个存储元件S1、…、SN，其中每个存储元件具有偶联到所述控制级DCONT的输出的输出，所述N个存储元件偶联成一串从而使得在所述串中除了第一个存储元件SI和最后一个存储元件SN之外的每个存储元件Si偶联到在先存储元件S1-Kl以及在后存储元件Si+K2，并且每个存储元件可以模拟模式配置，其中所述存储元件的存储节点处的存储信号响应于所述第二电荷泵CP2的输出信号而连续改变，并且每个存储元件可以数字模式配置，其中所述存储值是来自一组预定值的一个值并且如果在先存储元件和在后存储元件为数字模式并且具有不同的所述存储信号的值，则所述存储元件被进一步配置为采用模拟模式，并且其中至少两个存储元件共享用于在所述存储节点处存储所述存储信号的存储电容。2.根据权利要求1所述的电子设备，其中共享存储电容器的所述至少两个存储元件在所述存储元件串中不是直接相邻。3.根据权利要求1所述的电子设备，其中提供了在所有存储元件之间共享的k个存储电容并且其中k是大于2的整数。4.根据权利要求1所述的电子设备，其中k等于4。5.根据上述权利要求中任一项所述的电子设备，其中如果所述在先存储元件和所述在...

【专利技术属性】
技术研发人员：P·萨伦，M·迪特尔，K·德万，
申请(专利权)人：德克萨斯仪器德国股份有限公司，
类型：发明
国别省市：