半导体器件制造技术

本发明专利技术公开了一种半导体器件，包括衬底、衬底中的隔离结构、被隔离结构包围的有源区、形成在有源区上的包括栅绝缘层和栅导电层的栅极堆叠结构、栅极堆叠结构两侧衬底中的源漏区、栅极堆叠结构两侧的栅极侧墙，其特征在于：栅绝缘层包括电致伸缩介质材料。依照本发明专利技术的半导体器件，采用电致伸缩介质材料作为栅绝缘层，在未施加栅压时以较大的厚度和介电常数减小了泄漏电流，而在施加栅压时通过改变厚度来增强栅极对于沟道的控制从而改善了短沟道效应以及增强了器件的驱动能力，从而整体上有效地提高了器件的电学性能。

【技术实现步骤摘要】

本专利技术涉及一种半导体器件，特别是涉及ー种在MOSエ艺中采用电致伸縮介质材料替换高K电介质的半导体器件。
技术介绍
随着CMOS技术特征尺寸持续按比例縮小，高k电介质材料被引入当前エ艺以便确保减薄的栅绝缘层仍能提供较好的电绝缘，并因此在CMOSエ艺中起到了越来越重要的作用。 传统的高k材料通常由铪基材料构成，例如Hf02、HfSiO2等等。然而，这些铪基材料仍然存在以下缺点:1)其介电常数虽然比氧化硅有大幅提高，然而对于当前的CMOS技术特别是20nm以下的超微器件而言仍然不够高，难以满足需求；2)对于小尺寸器件而言，穿过高k材料的栅绝缘层的泄漏电流将极大改变器件性能，甚至使其失效，因此无法再允许这种泄漏电流存在。另ー方面，电介质材料普遍存在着电致伸缩效应，也即在外电场作用下电介质所产生的与场强二次方成正比的应变，这种效应是由电场中电介质的极化所引起，并可以发生在所有的电介质中。其特征是应变的正负与外电场方向无关。要在普通电介质中获得相当于压电体所能得到的大小的应变，外电场需高达108V/m。但在某些介电常数很高的电介质中，即使外电场低于106V/m，亦可获得与强压电体相近的机电耦合作用而提供技术应用。电致伸缩的另一个特点是在应用中其重现性较好。简单的说，电致伸缩效应指的是某些介质材料在施加电场的时候，其厚度会发生改变。因此，对于传统的铪基高k材料制成的栅绝缘层而言，现有的电介质材料难以提供足够高的介电常数并且在高压、小尺寸也即高场强下易发生泄漏，从而严重影响了半导体器件的电学性能，故亟需ー种能有效提高电学性能的半导体器件。
技术实现思路
由上所述，本专利技术的目的在于提供ー种能有效提高电学性能的半导体器件。为此，本专利技术提供了一种半导体器件，包括衬底、衬底中的隔离结构、被隔离结构包围的有源区、形成在有源区上的包括栅绝缘层和栅导电层的栅极堆叠结构、栅极堆叠结构两侧衬底中的源漏区、栅极堆叠结构两侧的栅极侧墙，其特征在于:栅绝缘层包括电致伸缩介质材料。其中，电致伸缩介质材料在栅压为0时厚度不变，而在栅压非0时厚度减小。其中，电致伸缩介质材料为钙钛矿型材料。其中，钙钛矿型材料包括BaTi03、PbZrO3' PbMg273Znl73O3, BaZnl73Nb273O3 及其组合。其中，栅绝缘层厚度为1 40nm。其中，电致伸缩介质材料的介电常数为5 2000。其中，栅绝缘层包围栅导电层。其中，栅绝缘层水平层叠地位于栅导电层下方。其中，源漏区包括轻掺杂源漏区和重掺杂源漏区。其中，栅绝缘层和衬底之间还具有垫层。依照本专利技术的半导体器件，采用电致伸缩介质材料作为栅绝缘层，在未施加栅压时以较大的厚度和介电常数减小了泄漏电流，而在施加栅压时通过改变厚度来增强栅极对于沟道的控制从而避免了短沟道效应以及增强了器件的驱动能力，从而整体上有效地提高了器件的电学性能。本专利技术所述目的，以及在此未列出的其他目的，在本申请独立权利要求的范围内得以满足。本专利技术的实施例限定在独立权利要求中，具体特征限定在其从属权利要求中。附图说明以下參照附图来详细说明本专利技术的技术方案，其中:图1为依照本专利技术的栅压为零时的MOSFETs的剖面示意图；以及图2为依照本专利技术的栅压非零时的MOSFETs的剖面示意图。具体实施例方式以下參照附图并结合示意性的实施例来详细说明本专利技术技术方案的特征及其技术效果，公开了可有效提高电学性能的半导体器件。需要指出的是，类似的附图标记表示类似的结构，本申请中所用的术语“第一”、“第二”、“上”、“下”等等可用于修饰各种器件结构或制造エ序。这些修饰除非特别说明并非暗示所修饰器件结构或制造エ序的空间、次序或层级关系。首先在衬底I中形成有隔离结构2，隔离结构2所包围的衬底I区域构成器件的有源区。具体地，衬底I可以是体硅、绝缘体上硅(SOI)、体锗、绝缘体上锗(GeOI)或者是化合物半导体衬底，例如SiGe、SiC、GaAs、InSb等等，以及这些物质的组合。衬底I可以是本征的，也可以是掺杂有低浓度杂质以控制其电学特性，例如n-掺杂或P-掺杂。在衬底I中光刻/刻蚀形成沟槽，然后通过LPCVD、PECVD, HDPCVD等常规方法填充例如为氧化硅、氮氧化硅的绝缘材料形成形式为浅沟槽隔离的隔离结构2。被隔离结构2包围的衬底I形成有源区，优选地可以用不同于衬底I掺杂杂质极性的另ー种杂质掺杂形成阱区(未示出)，例如P+阱区或n+阱区。对于前栅エ艺而言，在有源区中的衬底I上依次沉积栅绝缘层3和栅导电层4，井光刻/刻蚀以图案化形成栅极堆叠结构，其中栅绝缘层3与栅导电层4水平层叠。其中，栅绝缘层3的材质不同于现有技术的铪基高k材料，而是采用电致伸缩介质材料，也即在施加栅压时厚度会缩减。在本专利技术实施例中，栅绝缘层3的厚度例如为I 40nm，其介电常数例如为5 2000。具体地，栅绝缘层3材质为钙钛矿型材料，例如BaTiO3, PbZrO3,PbMg273Znl73O3>BaZnl73Nb273O3等等及其组合。然后，以栅极堆叠结构为掩模，进行第一次源漏离子注入，选择较小的杂质剂量和注入能量，在衬底I中形成轻掺杂源漏区或源漏扩展区5，其导电类型与衬底I或有源区的阱区相反。接着，在整个器件上沉积例如为氮化硅或氮氧化硅的绝缘薄膜，刻蚀形成仅留在栅极堆叠结构两侧面的栅极侧墙6。以栅极侧墙6为掩模，进行第二次源漏离子注入，选择较大的杂质剂量和注入能量，在衬底I中形成重掺杂源漏区7，完成了器件的基本结构。之后，可以采用公知步骤，在源漏区上形成金属硅化物(未示出)以减小源漏电阻，然后沉积层间介质层(未示出)，刻蚀层间介质层形成源漏接触孔并以金属填充形成接触塞(未示出)，完成器件最終结构。对于后栅エ艺而言，在衬底I上依次沉积例如为氧化硅的垫层(未示出)和例如为多晶硅的假栅极(未示出)，刻蚀形成假栅极堆叠。然后，以假栅极堆叠结构为掩模，进行第一次源漏离子注入，选择较小的杂质剂量和注入能量，在衬底I中形成轻掺杂源漏区或源漏扩展区5，其导电类型与衬底I或有源区的阱区相反。接着，在整个器件上沉积例如为氮化硅或氮氧化硅的绝缘薄膜，刻蚀形成仅留在假栅极堆叠结构两侧面的栅极侧墙6。以栅极侧墙6为掩模，进行第二次源漏离子注入，选择较大的杂质剂量和注入能量，在衬底I中形成重掺杂源漏区7。然后以例如TMAH的湿法刻蚀液去除多晶硅的假栅极以及垫层，留下暴露出衬底I的栅极沟槽，然后在栅极沟槽中依次沉积栅绝缘层3和栅导电层4，形成栅极堆叠结构，其中栅绝缘层3包围栅导电层4。栅绝缘层3的材质不同于现有技术的铪基高k材料，而是采用电致伸缩介质材料，也即在施加栅压时厚度会缩减。在本专利技术实施例中，栅绝缘层3的厚度例如为I 40n m，其介电常数例如为5 2000。具体地，栅绝缘层3材质为钙钛矿型材料，例如BaTiO3、PbZrO3、PbMg2/3Zn1/303、BaZn1/3Nb2/303等等及其组合。之后，可以采用公知步骤，在源漏区上形成金属硅化物(未示出)以减小源漏电阻，然后沉积层间介质层(未示出)，刻蚀层间介质层形成源漏接触孔并以金属填充形成接触塞(未示出)，完成器件最終结构。图1所示为依照本专利技术的最終器件结构剖面图，包括衬底1、衬底I中的隔离结构2、被隔离结构2包围的有源区、形成在本文档来自技高网...

【技术保护点】
一种半导体器件，包括衬底、衬底中的隔离结构、被隔离结构包围的有源区、形成在有源区上的包括栅绝缘层和栅导电层的栅极堆叠结构、栅极堆叠结构两侧衬底中的源漏区、栅极堆叠结构两侧的栅极侧墙，其特征在于：栅绝缘层包括电致伸缩介质材料。

【技术特征摘要】
1.一种半导体器件，包括衬底、衬底中的隔离结构、被隔离结构包围的有源区、形成在有源区上的包括栅绝缘层和栅导电层的栅极堆叠结构、栅极堆叠结构两侧衬底中的源漏区、栅极堆叠结构两侧的栅极侧墙，其特征在于:栅绝缘层包括电致伸缩介质材料。2.按权利要求1所述的半导体器件，其中，电致伸缩介质材料在栅压为O时厚度不变，而在栅压非O时厚度减小。3.按权利要求1所述的半导体器件，其中，电致伸缩介质材料为钙钛矿型材料。4.按权利要求3所述的半导体器件，其中，钙钛矿型材料包括BaTiO3,PbZrO3,PbMg273...

【专利技术属性】
技术研发人员：罗军，赵超，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：