本发明专利技术提供了SONOS栅极结构及其制备方法、以及半导体器件。根据本发明专利技术的SONOS栅极结构包括：布置在衬底上的第一隧穿氧化层、布置在所述第一隧穿氧化层上的电荷存储氮化硅层、布置在所述电荷存储氮化硅层上的第二氧化硅层、布置在所述第二氧化硅层上的Si/N含量渐变的渐变薄氮化硅层、布置在所述渐变薄氮化硅层上的第三氧化硅层、以及布置在所述第三氧化硅层上的多晶硅控制栅层。渐变薄氮化硅层TN中氮化硅的Si/N比例是逐渐增加的，其中越靠近第二氧化硅层，氮化硅的氮含量越高，并且越靠近第三氧化硅层，氮化硅的硅含量越高。
【技术实现步骤摘要】
本专利技术涉及半导体领域，更具体地说，本专利技术涉及一种SONOS栅极结构及其制备方法、以及采用了所述SONOS栅极结构的半导体器件。
技术介绍
闪存是非易失存储器件的一种，传统的闪存利用浮栅极来存储数据，由于多晶硅是导体，浮栅极存储的电荷是连续分布的。当有一个泄漏通道的时候，整个浮栅极上存储的电荷都会通过这个泄漏通道而丢失。因此限制闪存按比例缩小能力的最大障碍是其隧穿氧化层厚度不能持续减小。因为在薄的隧穿氧化层情况下，直接隧穿和应力引起的泄漏电流等效应都会对存储器的漏电控制提出巨大的挑战。最近发展的SONOS结构，用具有电荷陷 阱能力的氮化硅层取代原有的多晶硅存储电荷层，由于其用陷阱电荷存储电荷，所以存储的电荷是离散分布的。这样一个泄漏通道不会引起大的泄漏电流，因此可靠性大大提高。典型的SONOS结构是由硅衬底⑶-隧穿氧化层(0)-电荷存储层氮化硅(N)-阻挡氧化层(0)-多晶硅栅极(S)组成。这种结构利用电子的隧穿来进行编译，空穴的注入来进行数据的擦除。为使编译和擦除的速度提高，需要较薄的隧穿氧化层(3n m左右)。然而如此薄的厚度使电荷的保持能力和编译/擦除过程中的耐久性会降低。但若采用较厚的隧穿氧化层，编译和擦除会需要较大的电场。擦除时的大电场，会使栅极的电子通过阻挡氧化层到达氮化硅存储层。这些注入的电子与从衬底注入的空穴达到动态的平衡，造成擦除态的饱和，如果更大的电压，会使擦除不能进行，影响器件的性能。如何在低电场的操作中，增进隧穿介电层的效能，实现快速擦除和保持能力以及耐久能力的同时实现是一个新的挑战。Lue 等人的美国专利(公开号 US 2006/0198189A1 号Non-Volatile MemoryCells， Memory Arrays Including the Same and Method of Operation Cells andArrays )公开了一种能带工程的BE-S0N0S结构的隧穿介电层。Lue等人发表的关于 BE-S0N0S 的技术论文(BE-S0N0S A Bandgap Engineered S0N0S with ExcellentPerformance and Reliability . IEEE 2005 ； A BE-S0N0S(Bandgap EngineeredS0N0S)NAN D for Post-Floating Gate Era Flash Memory IEEE 2007)对这种结构的性能进行了讨论。BE-S0N0S技术已被证实可以提供好的效能，能够实现擦除速度，保持能力和耐久能力的同时提升。Hang-Ting Lue利用氧化娃和氮化娃的能隙差异构建U型能带结构,用两层薄氧化层夹一层薄的氮化硅的0N0层取代底部氧化层的结构。超薄的01/N1/02作为一个没有电荷陷阱的隧穿介质层，这是因为捕获电荷的平均自由程要大于这个0N0层的厚度，电子还没来得及受限，就已经穿过这个层。N2是存储电荷的层，用来存储注入的电荷。03是阻挡氧化层，它可以防止门极电荷的注入。超薄的01/N1/02提供了一个受调制的隧穿势鱼，这个势鱼在低电场下会抑制直接隧穿，在高场下由于能带的偏移会有高效的空穴隧穿到存储电荷的氮化硅层，使擦除的效率增加。将这个BE-SONOS结构中的薄ONO层用于阻挡氧化层可以实现利用栅极的空穴注入来实现擦除，由于这个薄层没有陷阱电荷的能力，可以使空穴穿过而不被捕获，这些空穴进入存储电荷的氮化硅层，从而达到擦除的目的。中国专利CN200610093746. 7与CN200810186701. 3利用这种BE-SONOS结构来实现擦除结构的改变。将薄ONO层替换阻挡氧化层，用P型重掺杂的多晶硅栅极来实现从栅极注入空穴来实现擦除。虽然这种方法提供了新的擦除方法，擦除时门极加的正电极和P型掺杂的栅极可以防止栅极的电子注入。但是仍需要较大的擦除电压来实现空穴从栅极的注入来实现擦除，如果电压较大，可能会引起衬底电子的注入，而影响擦除的速度。
技术实现思路
本专利技术所要解决的技术问题是针对现有技术中存在上述缺陷，提供一种能够有效地抑制由于高擦除正电压引起的衬底电子的注入、进而提高擦除速度的SONOS栅极结构以及采用了所述SONOS栅极结构的半导体器件。根据本专利技术的第一方面，提供了一种SONOS栅极结构，其包括布置在衬底上的第 一隧穿氧化层、布置在所述第一隧穿氧化层上的电荷存储氮化硅层、布置在所述电荷存储氮化硅层上的第二氧化硅层、布置在所述第二氧化硅层上的Si/N含量渐变的渐变薄氮化硅层、布置在所述渐变薄氮化硅层上的第三氧化硅层、以及布置在所述第三氧化硅层上的多晶硅控制栅层。优选地，在上述SONOS栅极结构中，渐变薄氮化硅层TN中氮化硅的Si/N比例是逐渐增加的，其中越靠近第二氧化硅层，氮化硅的氮含量越高，并且越靠近第三氧化硅层，氮化硅的硅含量越高。优选地，在上述SONOS栅极结构中，在第二氧化硅层中，SiH2Cl2与NH3的比例在从第二氧化硅层到邻近第三氧化硅层的方向上从0. I渐变到2. 07。优选地，在上述SONOS栅极结构中，所述衬底是P型衬底。优选地，在上述SONOS栅极结构中，所述电荷存储氮化硅层用于存储电荷。根据本专利技术的第二方面，提供了一种SONOS栅极结构制备方法，其包括在衬底上布置第一隧穿氧化层，在所述第一隧穿氧化层上布置电荷存储氮化硅层；在所述电荷存储氮化硅层上布置第二氧化硅层；在所述第二氧化硅层上布置Si/N含量渐变的渐变薄氮化硅层；在所述渐变薄氮化硅层上布置第三氧化硅层；以及在所述第三氧化硅层上布置多晶硅控制栅层。优选地，在上述SONOS栅极结构制备方法中，渐变薄氮化硅层TN中氮化硅的Si/N比例是逐渐增加的，其中越靠近第二氧化硅层，氮化硅的氮含量越高，并且越靠近第三氧化娃层，氮化娃的娃含量越高。优选地，在上述SONOS栅极结构制备方法中，在第二氧化硅层中，SiH2Cl2与NH3的比例在从第二氧化硅层到邻近第三氧化硅层的方向上从0. I渐变到2. 07。优选地，在上述SONOS栅极结构制备方法中，所述电荷存储氮化硅层用于存储电荷。根据本专利技术的第三方面，提供了一种采用了根据上述的SONOS栅极结构的半导体器件。本专利技术从能带工程理论角度考虑，对阻挡氧化层进行能带工程的改造，提出一种具有快速擦除速度的氮化硅锥形能带结构器件。通过用第二氧化硅层02/渐变薄氮化硅层TN/第三氧化硅层03组成的薄叠层取代原有SONOS结构中的阻挡氧化层，使在较低的擦除电压时就可以实现能带偏移。减小在擦除态时，由于高的门极电压引起的衬底电子的注入对栅极空穴注入的影响，提高擦除的速度。附图说明结合附图，并通过参考下面的详细描述，将会更容易地对本专利技术有更完整的理解并且更容易地理解其伴随的优点和特征，其中图I示意性地示出了根据本专利技术实施例的SONOS栅极结构的截面结构图。 图2示意性地示出了根据本专利技术实施例的SONOS栅极结构的零场下的能带示意图。图3示意性地示出了根据本专利技术实施例的SONOS栅极结构的擦除时的能带示意图。需要说明的是，附图用于说明本专利技术，而非限制本专利技术。注意，表示结构的附图可能并非按比例绘制。并且，附图中，相同或者类似的元件标有相同或者类似的本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种SONOS栅极结构，其特征在于包括布置在衬底上的第一隧穿氧化层、布置在所述第一隧穿氧化层上的电荷存储氮化硅层、布置在所述电荷存储氮化硅层上的第二氧化硅层、布置在所述第二氧化硅层上的Si/N含量渐变的渐变薄氮化硅层、布置在所述渐变薄氮化硅层上的第三氧化硅层、以及布置在所述第三氧化硅层上的多晶硅控制栅层。2.根据权利要求I所述的SONOS栅极结构，其特征在于，渐变薄氮化硅层TN中氮化硅的Si/N比例是逐渐增加的，其中越靠近第二氧化硅层，氮化硅的氮含量越高，并且越靠近第三氧化硅层，氮化硅的硅含量越高。3.根据权利要求I或2所述的SONOS栅极结构，其特征在于，在第二氧化硅层中，SiH2Cl2与NH3的比例在从第二氧化硅层到邻近第三氧化硅层的方向上从O. I渐变到2. 07。4.根据权利要求I或2所述的SONOS栅极结构，其特征在于，所述衬底是P型衬底。5.根据权利要求I或2所述的SONOS栅极结构，其特征在于，所述电荷存储氮化硅层用于存储电荷。6.一种SONOS...
【专利技术属性】
技术研发人员：田志，
申请(专利权)人：上海华力微电子有限公司，
类型：发明
国别省市：
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