垂直静电放电保护元件及其制作方法技术

本发明专利技术提供一种垂直静电放电保护元件及其制作方法，该垂直静电放电保护元件包括：一基底，包括多个沟槽，其中各沟槽中包括一凹槽栅极；一漏极区，设置于两相邻的凹槽栅极间；一静电放电保护掺杂区，设置于各漏极区下；及一源极区，包围上述凹槽栅极和漏极区，且源极区位于上述凹槽栅极和静电放电保护掺杂区下。本发明专利技术可垂直设置漏极区、静电放电保护掺杂区和源极区，因此，可减少布局区域，以增加积集度；此外，垂直静电放电保护金属氧化物半导体场效晶体管元件可在开启模式下将元件通道完全打开，以更有效率的操作元件。

【技术实现步骤摘要】

本专利技术涉及一种集成电路，尤其涉及一种保护集成电路防止静电放电破坏的结构。
技术介绍
静电放电(electrostatic discharge,以下简称ESD)可能会在处理集成电路芯片封装时，对半导体的集成电路元件造成损坏。特别是，集成电路容易受到静电放电的影响，而降低电路的效能，或毁坏集成电路。一般会提供保护电路整合入集成电路的芯片中，以避免静电放电造成的损坏。一般来说，此保护电路包括可在发生ESD时，导引相对较大的电流的开关。业界需要缩小静电保护电路的尺寸，但维持其效能，以增加积集度或增加集成电路的裕度。图1A显示一包括解决静电放电问题的金属氧化物半导体场效晶体管(MOSFET)的剖面图。图1B显示图1A的俯视图。请参照图1A和图1B,—静电放电保护元件100包括一基底102，具有多个隔离沟槽104。多个栅极106形成于基底102上，各栅极106的相对侧形成有源极区110和漏极区108。如图1B所示，一源极接触112和一漏极接触114交互接触源极区110和漏极区108。金属氧化物半导体场效晶体管需要较大的区域解决静电电流的问题，因而阻碍静电放电保护元件的微缩。
技术实现思路
根据本文档来自技高网...

【技术保护点】
一种垂直静电放电保护元件，其特征在于，包括：一基底，包括多个沟槽，所述各沟槽中包括一凹槽栅极；一漏极区，设置于两相邻的凹槽栅极间；一静电放电保护掺杂区，设置于各漏极区下；及一源极区，包围所述多个凹槽栅极和该漏极区，且该源极区位于所述多个凹槽栅极和静电放电保护掺杂区下。

【技术特征摘要】
2011.10.25 US 13/281,2931.一种垂直静电放电保护元件，其特征在于，包括: 一基底，包括多个沟槽，所述各沟槽中包括一凹槽栅极； 一漏极区，设置于两相邻的凹槽栅极间； 一静电放电保护掺杂区，设置于各漏极区下 '及 一源极区，包围所述多个凹槽栅极和该漏极区，且该源极区位于所述多个凹槽栅极和静电放电保护掺杂区下。2.根据权利要求1所述的垂直静电放电保护元件，其特征在于该源极区在俯视图中为U型，所述源极区包括一第一部分和一第二部分，该第一部分邻接最右边和最左边的凹槽栅极，该第二部分邻接所述多个凹槽栅极的侧边。3.根据权利要求1所述的垂直静电放电保护元件，其特征在于，还包括一第一沟槽隔离结构，邻接该源极区的两侧。4.根据权利要求1所述的垂直静电放电保护元件，其特征在于，还包括多个第二沟槽隔离结构，且所述多个第二沟槽隔离结构邻近各漏极区的相对两侧。5.根据权利要求1所述的垂直静电放电保护元件，其特征在于，还包括一栅极介电层，位于凹槽栅极和该基底间。6.根据权利要求5所述的垂直静电放电保护元件，其特征在于该栅极介电层包括氧化硅、氮化硅、氮氧化硅、Ta2O5, HfO2, HSiOx, A1203、InO2, La203、ZrO2 或 Ta02。7.根据权利要求1所述的垂直静电放电保护元件，其特征在于该源极区掺杂第一型态掺杂物，该漏极区掺杂第一型态掺杂物，静电放电保护掺杂区掺杂第二型态掺杂物。8.根据权利要求7所述的垂直静电放电保护元件，其特征在于该第一型态是η型，该第二型态是P型。9.根据权利要求7所述的垂直静电放电保护元件，其特征在于该第一型态是P型，该第二型态是η型。10.根据权利要求1所述的垂直静电放电保护元件，其特征在于，当产生一静电电流，静电电流从该漏极区向下导引，穿过该静电放电保护掺杂区至该源极区，以释放静电放电。11.一种形成垂直静电放电保护元件的方法，其...

【专利技术属性】
技术研发人员：章正欣，陈逸男，刘献文，
申请(专利权)人：南亚科技股份有限公司，
类型：发明
国别省市：