半导体装置制造方法及图纸

本发明专利技术涉及半导体装置。实现确保期望的击穿电压，且流过较大的放电电流的ESD保护特性良好的ESD保护元件。由PN结二极管（35）与寄生PNP双极晶体管（38）构成ESD保护元件，所述PN结二极管由适当的杂质浓度的N+型嵌入层（2）与P+型嵌入层（3）形成，所述寄生PNP双极晶体管以连接到P+型扩散层（6）的P+型引出层（5a）作为发射极，以N-型外延层（4）作为基极，以P型半导体衬底（1）作为集电极。P+型嵌入层连接到阳极（10），P+型扩散层、以及与其连接并包围的N+型扩散层（7）连接到阴极（9）。若对阴极施加较大的正静电，则PN结二极管被击穿，通过此时的放电电流I1，N-型外延层的电位比P+型引出层低，寄生PNP双极晶体管（38）导通，流过较大的放电电流I2。

【技术实现步骤摘要】

本专利技术涉及半导体装置，特别涉及由ESD保护特性良好的ESD保护元件构成的半导体装置。
技术介绍
以往，提出了作为ESD对策而组装了半导体装置的保护电路的各种半导体装置。例如，典型地，如图6所示，在输入输出端子50和电源线51之间连接PN结二极管52，在输入输出端子50和接地线53之间连接PN结二极管54，在电源线51和接地线53之间连接PN结二极管55，从而进行内部电路56的保护。另外，ESD是静电释放的简称，表示静电的放电。但是，随着高速化的要求等而进行构成元件的细微化，半导体装置的耐静电破坏性变差，必须采用更适当的ESD保护元件。在以下的专利文献I中公开了以下的内容及其问题点以及解决方法:在内置了作为高耐压元件的MOS型晶体管和作为低耐压元件的NPN双极晶体管的BiCMOS型集成电路中，以低耐压NPN晶体管作为ESD保护元件。此外，在专利文献2中公开了如下的内容:将在电源线和接地线之间代替PN结二极管而以基极/发射极之间采用电阻而连接的NPN双极晶体管作为ESD保护元件来使用。在专利文献3中公开了如下的内容:将以MOS型晶体管作为ESD保护元件的情况下，降低其骤回电压，改善本文档来自技高网...

【技术保护点】
一种半导体装置，其特征在于，具有：第1导电型的半导体衬底；第2导电型的外延层，堆积在所述半导体衬底上；第2导电型的第1嵌入层，形成于所述半导体衬底与所述外延层之间，且具有包围由所述半导体衬底与所述外延层构成的PN结的开口；第1导电型的第2嵌入层，与所述第1嵌入层的周边区域连接，且从所述半导体衬底内向所述外延层内延伸；第1导电型的第1引出层，从所述外延层的表面向所述外延层内延伸，且与所述第2嵌入层成为一体；第1导电型的第2引出层，从被所述第2嵌入层与所述第1引出层包围的所述外延层的表面向所述外延层内延伸；第1导电型的第1扩散层，形成于包含所述第2引出层在内的所述外延层的表面；第2导电型的第2扩散...

【技术特征摘要】
2011.09.27 JP 2011-2101971.一种半导体装置，其特征在于，具有: 第I导电型的半导体衬底； 第2导电型的外延层，堆积在所述半导体衬底上； 第2导电型的第I嵌入层，形成于所述半导体衬底与所述外延层之间，且具有包围由所述半导体衬底与所述外延层构成的PN结的开口 ； 第I导电型的第2嵌入层，与所述第I嵌入层的周边区域连接，且从所述半导体衬底内向所述外延层内延伸； 第I导电型的第I引出层，从所述外延层的表面向所述外延层内延伸，且与所述第2嵌入层成为一体； 第I导电型的第2引出层，从被所述第2嵌入层与所述第I引出层包围的所述外延层的表面向所述外延层内延伸； 第I导电型的第I扩散层，形成于包含所述第2引出层在内的所述外延层的表面； 第2导电型的第2扩散层，其被形成为与所述第I扩散层连接，且包围该第I扩散层； 阴极，连接到所述第I扩散层以及所述第2扩散层；以及 阳极，与所述第I引出层连接， 且所述半导体装置具有ESD保护元件，所述ESD保护元件由PN结二极管与寄生双极晶体管构成，所述PN结二极管由所述第I嵌入层与所述第2嵌入层形成，所述寄生双极晶体管由所述第2引出层和所述外延层以及所述半导体衬底或者所述第2嵌入层形成。2.—种半导体装置，其特征在于，具有: 第I导电型的半导体衬底； 第2导电型的外延层，堆积在所述半导体衬底上； 第2导电型的第I嵌入层，形成于所述半导体衬底与所述外延层之间，且具有包围由所述半导体衬底与所述外延层构成的PN结的开口 ； 第I导电型的第2嵌入层...

【专利技术属性】
技术研发人员：大竹诚治，武田安弘，宫本优太，
申请(专利权)人：半导体元件工业有限责任公司，
类型：发明
国别省市：