本发明专利技术提供一种集成电路的测试装置，包括：主控模块，用于运行嵌入式操作系统与测试程序，并发送控制命令；至少一个，与所述主控模块及待测集成电路子板相连的，用于依据所述控制命令获取所述待测集成电路子板的测试数据，并将所述测试数据回传至和所述主控模块的从属FPGA。本装置将待测集成电路子板与从属FPGA相连，从属FPGA与主控模块通过高速接口相连，从属FPGA的引脚除去时钟引脚与电源引脚外，有大量可配置用户引脚，用于与待测集成电路子板相连，避免了主控FPGA直接连接集成电路子板方式，导致提供至用户的接口数量有限，而无法对引脚数量较多的集成电路子板进行测试的问题。
【技术实现步骤摘要】
本专利技术涉及集成电路领域，特别涉及一种集成电路的测试装置。
技术介绍
现场可编程门阵列(Field Programable Gate Array,FPGA)为在集成电路设计及芯片测试过程中经常用到的现场可编程门阵列器件，它具有集成度高、体积小、可重复下载配置的特点。设计者通过使用硬件描述语言，把想要构造的电路功能通过程序在上位机中进行设计输入、仿真，然后生成配置文件下载至FPGA中实现相应功能，电路级的设计可通过FPGA方便、快速地实现，同时FPGA又可以多次的重复下载配置以及在线修改，为专用集成电路的研发、芯片测试环节节省时间成本，降低了开发难度。因此基于FPGA的测试测试平台被专用集成电路研发人员及芯片测试测试人员广泛使用。目前，基于FPGA的测试验证平台分别针对各个细分领域，有超高速接口的原型验证板，也有大容量的原型验证板；其中，单片、双片以及多片的FPGA原型验证板产品都有很多。两片及两片以上的多片FPGA实验平台中大都是作为原型验证板而设计的，其中一片FPGA为主控FPGA，其他为从属FPGA，现有的实验平台中侧重于板上FPGA之间的相互连接，导致主控FPGA预留的用于用户I/O 口数量有限，导致在集成电路的测试装置外接用户接口数量较多的集成电路子板时遇到了接口瓶颈，进一步导致难于对接口数量较多的集成电路子板进行测试。
技术实现思路
鉴于此，本专利技术提供了一种的集成电路的测试装置，提供了大量用户接口，解决了主控FPGA预留的用于用户I/O 口数量有限，在集成电路的测试装置外接用户接口数量较多的集成电路子板时遇到了接口瓶颈，进一步导致难于对接口数量较多的集成电路子板进行测试的问题。为了实现上述目的，本专利技术采用了以下技术手段一种集成电路的测试装置，包括主控模块，用于运行嵌入式操作系统与测试程序，并发送控制命令；至少一个，与所述主控模块及待测集成电路子板相连的，用于依据所述控制命令获取所述待测集成电路子板的测试数据，并将所述测试数据回传至和所述主控模块的从属FPGA。优选的，所述从属FPGA包括一组或两组预设数量引脚的引脚单元。优选的，所述装置，还包括与所述引脚单元相连的接口单元，用于与待测集成电路子板可拆卸的相连。优选的，所述从属FPGA通过高速接口与所述主控模块相连。优选的,所述预设数量包括300。优选的，所述主控模块包括主控FPGA，用于发送所述控制命令，接收所述测试数据；与所述主控FPGA相连的，用于向所述主控FPGA和所述从属FPGA提供配置文件的存储单兀；与所述主控FPGA相连的，用于向所述待测集成电路子板供电的子板电源。优选的，所述子板电源包括电流采集监控单元，用于对待测集成电路子板的工作电流进行检测，并将检测数据回传至主控FPGA。优选的，所述主控FPGA与所述从属FPGA共用一个JTAG配置文件下载通道，并通过System ACE配置下载方式下载所述配置文件。优选的，所述存储单元，还用于储存待测集成电路子板的测试数据。优选的，所述装置还包括用于与远程计算机进行通信的串口模块、USB模块和网口模块。本专利技术利用上述技术手段，得到以下有益效果本专利技术提供一种集成电路测试装置，本装置将待测集成电路子板与从属FPGA相连，因从属FPGA中除去与主控模块相连的引脚和自身的时钟引脚与电源引脚之外，还有大量的用户可配置引脚，可用于与待测集成电路子板相连，本装置利用从属FPGA传送主控模块发送的控制命令，待测集成电路子板依据控制命令进行测试，并将测试数据经从属FPGA回传至主控模块，从而实现对待测集成电路子板的测试，解决了导致主控FPGA预留的用于用户I/O 口数量有限，导致在集成电路的测试装置外接用户接口数量较多的集成电路子板时遇到了接口瓶颈，进一步导致难于对接口数量较多的集成电路子板进行测试的问题。附图说明为了更清楚地说明本专利技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。图1为本专利技术实施例公开的集成电路测试装置结构图；图2为本专利技术实施例公开的又一集成电路测试装置结构示意图；图3为本专利技术实施例公开的集成电路测试装置的从属FPGA的结构示意图；图4为本专利技术实施例公开的又一集成电路测试装置结构示意图；图5为本专利技术实施例公开的集成电路测试装置的主控模块的结构图结构示意图；图6为本专利技术实施例公开的集成电路测试装置的配置模块的结构示意图；图7为本专利技术实施例公开的集成电路测试装置中主控模块与DDR3SDRAM之间的结构示意图；图8为本专利技术实施例公开的集成电路测试装置中电流采集控制单元的结构示意图；图9为本专利技术实施例公开的集成电路测试装置中电源模块的结构示意图；图10为本专利技术实施例公开的集成电路测试装置中时钟模块的结构示意图11为本专利技术实施例公开的又一集成电路测试装置结构示意图；图12为本专利技术实施例公开的集成电路测试装置的USB模块的结构示意图；图13为本专利技术实施例公开的集成电路测试装置的串口模块的结构示意图；图14为本专利技术实施例公开的集成电路测试装置主要器件的PCB板布局示意图。具体实施例方式下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。如图1所示，本专利技术提供了一种集成电路的测试装置，包括主控模块100，用于运行嵌入式操作系统与测试程序，并发送控制命令；至少一个与所述主控模块及待测的集成电路子板相连的，用于依据所述控制命令获取所述待测集成电路子板的测试数据，并将所述测试数据回传至所述主控模块的从属FPGA 200。本专利技术提供的集成电路检测装置，包括主控模块和从属FPGA，主控模块与从属FPGA通过全双工差分高速接口(Rocket Input/Output)相连，从属FPGA与待测集成电路子板相连，从属FPGA的数量可以为一个或者多个，其数量可随具体的使用情况而定，具体的，若主控模块有I个，则与主控模块相连的从属FPGA的数量最多有4个，当主控模块的数量有多个，而且各个主控模块之间无连接关系的情况下，若主控模块的数量有N个，则从属FPGA的数量最多可有4*N个，若各个主控模块之间有连接关系，则从属FPGA的数量随具体的电路情况而定。在主控模块的数量为一个情况下，若从属FPGA的数量为4个，则主控模块与从属FPGA的连接关系如图2所示，为了方便的详细的介绍本装置，本专利技术以下实施例中将以图2所示的连接关系为例，详细的介绍本装置的具体情况。基于本装置待测集成电路子板连接的情况下，集成电路子板为数字集成电路子板，本装置中主控模块运行嵌入式操作系统与测试程序，并依据程序的控制发送控制命令，控制命令的数量可为一个或多个，主控模块将不同的控制命令下发至对应的从属FPGA，从属FPGA接收与之对应的控制命令，并利用控制命令对待测集成电路子板进行测试，待测集成电路子板将测试数据回传至从属FPGA，从属FPGA再将测试数据回传本文档来自技高网...
【技术保护点】
一种集成电路的测试装置，其特征在于，包括：主控模块，用于运行嵌入式操作系统与测试程序，并发送控制命令；至少一个，与所述主控模块及待测集成电路子板相连的，用于依据所述控制命令获取所述待测集成电路子板的测试数据，并将所述测试数据回传至和所述主控模块的从属FPGA。
【技术特征摘要】
1.一种集成电路的测试装置，其特征在于，包括 主控模块，用于运行嵌入式操作系统与测试程序，并发送控制命令； 至少一个，与所述主控模块及待测集成电路子板相连的，用于依据所述控制命令获取所述待测集成电路子板的测试数据，并将所述测试数据回传至和所述主控模块的从属FPGA。2.如权利要求1所述的装置，其特征在于，所述从属FPGA包括 一组或两组预设数量引脚的引脚单元。3.如权利要求1所述的装置，其特征在于，还包括 与所述引脚单元相连的接口单元，用于与待测集成电路子板可拆卸的相连。4.如权利要求1所述的装置，其特征在于，所述从属FPGA通过高速接口与所述主控模块相连。5.如权利要求2所述的装置，其特征在于，所述预设数量包括300。6.如权利要求1所述的装置，其特征在于，所述主控模块包括 主控FPGA，用于发...
【专利技术属性】
技术研发人员：谢朝辉，赵明琦，王德坤，刘海南，黑勇，周玉梅，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：
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