【技术实现步骤摘要】
本专利技术涉及一种半导体结构。更具体而言，本专利技术涉及一种包括场效应晶体管的半导体结构。本专利技术还涉及这种半导体结构及其层叠结构的制造方法。
技术介绍
在当前的半导体集成电路中，垂直型场效应晶体管(垂直型FET)是一种新的集成解决方案。垂直型FET是其中的源极-漏极电流在垂直于衬底表面的通道内流动的器件，若衬底表面是水平的，则垂直型FET通常是垂直的通道，通道的顶部和底部部分是源/漏极和漏/源极。垂直型FET的一个主要优点是，不通过光刻来限定沟道长度，而是通过例如外延或层积等即使在纳米尺寸也能够提供良好的厚度控制的方法来限定。另一个优点是，垂直型FET工艺天然地适应非对称器件设计。然而，对于垂直型FET器件而言，一个关键的问题在于如何降低寄生电阻，以及在同一结构中获得具有不同栅极长度且相互之间具有更好隔离度的垂直型FET。因此，需要能够降低垂直型FET半导体器件的寄生电阻、在同一半导体结构中提供具有不同栅极长度且相互之间具有更好隔离度的垂直型FET器件的解决方案。
技术实现思路
本专利技术的其中一个目的是提供一种改进的半导体结构及其形成方法。根据本专利技术的一个...
【技术保护点】
一种半导体结构，包括：衬底，位于所述衬底上的导体层和围绕所述导体层的电介质层；覆盖所述导体层和所述电介质层的绝缘层；形成在所述绝缘层上的栅极导体层，以及围绕所述栅极导体层的电介质层；覆盖所述栅极导体层和所述围绕栅极导体层的电介质层的绝缘层；填充有半导体材料的通道垂直穿过所述栅极导体层且该通道的底部停止在所述导体层上，在所述通道的顶部设置有用作漏/源极的导体插塞；用作源/漏极的导体插塞与所述导体层电接触，用作栅极的导体插塞与所述栅极导体层电接触。
【技术特征摘要】
1.一种半导体结构,包括 衬底，位于所述衬底上的导体层和围绕所述导体层的电介质层； 覆盖所述导体层和所述电介质层的绝缘层； 形成在所述绝缘层上的栅极导体层，以及围绕所述栅极导体层的电介质层； 覆盖所述栅极导体层和所述围绕栅极导体层的电介质层的绝缘层； 填充有半导体材料的通道垂直穿过所述栅极导体层且该通道的底部停止在所述导体层上，在所述通道的顶部设置有用作漏/源极的导体插塞； 用作源/漏极的导体插塞与所述导体层电接触，用作栅极的导体插塞与所述栅极导体层电接触。2.根据权利要求1所述的半导体结构，其中所述导体层为金属层，或包括金属层和形成在金属层之上的金属娃化物层。3.根据权利要求2所述的半导体结构，其中所述金属层为钨、锗、镍、钛或钴。4.根据权利要求1所述的半导体结构，其中围绕所述导体层的电介质层的电介质层所使用的材料为高介电常数材料。5.根据权利要求1所述的半导体结构，其中所述绝缘层所使用的材料为Si02。6.根据权利要求1所述的半导体结构，其中所述栅极导体层所使用的材料为钨、锗、镍、钛或钴。7.根据权利要求1所述的半导体结构，其中导体插塞所使用的材料为钨、锗、镍、钛或钴。8.根据权利要求1所述的半导体结构，其中所述通道的侧壁为高介电常数材料。9.根据权利要求8所述的半导体结构，其中所述高介电常数材料为Hf02、Si3N4,Al2O3^Ti02、ZnO 或 CeO2O10.根据权利要求1所述的半导体结构，其中所述通道内所填充的半导体材料为P型多晶硅或N型多晶硅。11.根据权利要求1所述的半导体结构，其中所述通道的顶部形成有金属硅化物层。12.—种半导体层叠结构，其具有至少两层层叠的根据权利要求1-11之一所述的半导体结构，其中相邻的两层所述半导体结构中，下层半导体结构中的通道顶部所设置的导体插塞与上层半导体结构的导体层电接触，其余各导体插塞均在相互不同的位置向上延伸至所述半导体层叠结构的顶部。13.一种形成半导体结构的方法，包括以下步骤 a.在衬底上形成导体层和围绕所述导体层的电介质层； b.形成覆盖所述导体层和所述电介质层的绝缘层，并在所述绝缘层上形成栅极导体层以及围绕所述栅极导体层的电介质层； c.形成覆盖所述栅极导体层和所述围绕栅极导体层的电介质层的绝缘层； d.蚀刻一垂直穿过所述栅极导体层的具有侧壁的通道，并使该通道的底部停止...
【专利技术属性】
技术研发人员：梁擎擎，钟汇才，朱慧珑，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：
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