实施方式涉及的半导体器件具备：衬底；第1导通部；第2导通部；半导体部；第1电极部；第2电极部；第1绝缘部；及第2绝缘部。第1导通部在Z轴方向上延伸。第2导通部在Z轴方向上延伸，沿着X轴方向与第1导通部分离。半导体部设置在第1导通部和第2导通部之间。第1电极部在第1导通部和第2导通部之间于Z轴方向上延伸。第2电极部在第1电极部和第2导通部之间于Z轴方向延伸，与第1电极部分离。第1绝缘部设置在第1电极部和半导体部之间，在第1电极部的边界面的法线方向上具有第1厚度。第2绝缘部设置在第2电极部和半导体部之间，在第2电极部的边界面的法线方向上具有比第1厚度还厚的第2厚度。
【技术实现步骤摘要】
本专利技术的实施方式涉及半导体器件。
技术介绍
具有如下半导体器件具有使MOSFET(MetalOxide SemiconductorField EffectTransistor)的栅电极、肖特基势垒ニ极管的阳极电极等，在半导体区域的主面方向及深度方向上延伸的构造。在该半导体器件中，实质的动作区域在主面方向及深度方向上扩展，所以可以达成导通电阻的降低。另ー方面，栅电极的厚度一定，若将用于得到期望的Vth(栅极导通电压)的栅极绝缘膜薄膜化，则有时发生耐压下降、电容增加的情形。在这样的半导体器件中，期望耐压的进ー步提高及电容的进ー步降低。
技术实现思路
本专利技术的实施方式提高半导体器件的耐压，而且谋求电容的降低。实施方式涉及的半导体器件具备衬底、第I导通部、第2导通部、半导体部、第I电极部、第2电极部、第I绝缘部和第2绝缘部。第I导通部在与衬底的主面正交的第I方向上延伸设置。第2导通部在第I方向上延伸，且沿着与第I方向正交的第2方向与第I导通部分离设置。半导体部包括设在第I导通部和第2导通部之间、且基于第I杂质浓度的第I导电型的第I半导体区域。第I电极部在第I导通部和第2导通部之间在第I方向上延伸而设置。第2电极部在第I电极部和第2导通部之间在第I方向上延伸、且与第I电极部分尚而设置。第I绝缘部设置在第I电极部和半导体部之间，在第I电极部的边界面的法线方向具有第I厚度。第2绝缘部设置在第2电极部和半导体部之间，在第2电极部的边界面的法线方向上具有比第I厚度还厚的第2厚度。根据本专利技术的实施方式，可以提高半导体器件的耐压，而且谋求电容的降低。附图说明图1是例示出第I的实施方式涉及的半导体器件的构成的示意性的立体图。图2(a) (b)是例示出剖面及电场强度分布的示意图。图3(a) 图8是例示出半导体器件的制造方法的示意性的立体图。图9 (a) 图17 (b)是对沟槽内构造的变化例进行说明的图。图18(a) (j)是说明沟槽内构造的制造方法(之一)的示意图。图19(a) (f)是说明沟槽内构造的制造方法(之ニ)的示意图。图20(a) ⑴是说明沟槽内构造的制造方法(之三)的示意图。图21(a) (f)是说明沟槽内构造的制造方法(之四)的示意图。图22(a) (f)是说明沟槽内构造的制造方法(之五)的示意图。图23(a) (e)是说明沟槽内构造的制造方法(之六)的示意图。 图24(a) (f)是说明沟槽内构造的制造方法(之七)的示意图。图25(a) (g)是说明沟槽内构造的制造方法(之八)的示意图。图26是例示出第2的实施方式涉及的半导体器件的构成的示意性的立体图。图27(a) (b)是例示出剖面及电场强度分布的示意图。图28 图30是例示出半导体器件的制造方法的示意性的立体图。图31(a) 图32(b)是对半导体器件的变化例进行说明的图。图33是说明第2电极部的其他例子的示意性的立体图。图34是说明第I绝缘部的其他例子的示意性的立体图。图35是例示出第3的实施方式涉及的半导体器件的构成的示意性的立体图。图36 (a) 图42 (b)是对沟槽内的构造的变化例进行说明的图。图43(a) (f)是说明沟槽内构造的制造方法的示意图。图44(a) (f)是说明沟槽内构造的制造方法的示意图。图45是例示出第4的实施方式涉及的半导体器件的构成的示意性的立体图。图46是说明第4的实施方式涉及的半导体器件的构成的示意性的平面图。图47 图49是例示出第4的实施方式涉及的半导体器件的其他构成的示意性的平面图。图50是例示出其他电场缓和区域的示意性的立体图。图51是示出參考例的示意性的立体图。具体实施例方式以下，根据附图说明本专利技术的实施方式。并且，附图是示意性的或者概念性的图，各部分的厚度和宽度的关系，部分间的大小的比例系数等，不必限于与现实的东西相同。而且，即使是表示相同部分的情况，也有相互的尺寸、比例系数因附图而异地表示的情況。而且，在本申请说明书和各图中，有关已示出的图，对于与如上所述的要素相同的要素附加相同的符号并适当省略详细的说明。实施方式中，作为ー个例子，例举了将第I导电型设为n型、将第2导电型设为p型的具体例。而且，n+、n、rT及p+、p、p—的标记,表示各导电型的杂质浓度的相对高低。S卩，n+表示与n相比，n型的杂质浓度相对高，n_表示与n相比，n型的杂质浓度相对低。而且，P+表示与P相比，P型的杂质浓度相对高，P_表示与P相比，P型的杂质浓度相对低。而且，在实施方式中，进行使用了 XYZ坐标系的说明。(第I的实施方式)图1是例示出第I的实施方式涉及的半导体器件的构成的示意性的立体图。在图1中，将与衬底5的主面5a正交的方向设为Z轴方向(第I方向)，将与Z轴方向正交的方向设为X轴方向(第2方向)及Y轴方向(第3方向)，来不出半导体器件110的一部分断裂的示意性的立体图。图1所例示的半导体器件110是M0SFET。在图1中，为了便于说明，仅示出半导体器件110的一部分。半导体器件110具备衬底5、第I导通部10、第2导通部20、半导体部30、第I电极部40、第2电极部50、第I绝缘部60和第2绝缘部70。在半导体器件110中，作为衬底5，例如使用n+的半导体衬底。半导体衬底例如是娃晶片。 第I导通部10在衬底5之上于Z轴方向上延伸设置。图1所例示的半导体器件110中，第I导通部10是n+源极部。n+源极部起到MOSFET的例如源极的作用。第2导通部20在衬底5之上于Z轴方向延伸设置。第2导通部20沿着X轴方向与第I导通部10分离设置。图1所例示的半导体器件110中，第2导通部20是从衬底5的主面5a在Z轴方向上竖起的n+柱体部。n+柱体部起到MOSFET的例如漏极的作用。半导体部30设置在第I导通部10和第2导通部20之间。半导体部30埋入在Z轴方向上延伸的第I导通部10和第2导通部20之间。半导体部30包括基于第I杂质浓度的n型的第I半导体区域31。第I半导体区域31是n型漂移区域。第I半导体区域31与第2导通部20及衬底5相接。半导体部30在第I半导体区域31和第I导通部10之间，包括p型的第2半导体区域32。第2半导体区域32是p型基区。第2半导体区域32与第I导通部10及第I半导体区域31相接。第I电极部40在第I导通部10和第2导通部20之间于Z轴方向上延伸设置。第I电极部40是MOSFET中的栅电极。第I电极部40从第I导通部10沿着X轴方向贯穿第2半导体区域32，到第I半导体区域31的中途为止形成。第2电极部50在第I电极部40和第2导通部20之间于Z轴方向上延伸设置。第2电极部50与第I电极部40分离设置。第2电极部50例如是与MOSFET的源电极相同的电位。并且，第2电极部50也可以固定于接地电位。在实施方式中，将第2电极部50作为源电极。第2电极部50例如沿着X轴方向与第I电极部40分离设置。第2电极部50设置在第I电极部40和第2导通部20之间的第I半导体区域31内。第I绝缘部60设置在第I电极部40和半导体部30之间。第I绝缘部60在第I电极部40的边界面的法线方向上具有第I厚度tl。在此，所谓“第I绝缘部60的厚度”，是指在设有第I绝缘部60的第I电极部40和半导体部30之间的间隙，沿着第本文档来自技高网...
【技术保护点】
半导体器件，其特征在于，具备：衬底；第1导通部，在与上述衬底的主面正交的第1方向上延伸；第2导通部，在上述第1方向上延伸，沿着与上述第1方向正交的第2方向而与上述第1导通部分离设置；半导体部，设置在上述第1导通部和上述第2导通部之间，包括基于第1杂质浓度的第1导电型的第1半导体区域；第1电极部，在上述第1导通部和上述第2导通部之间于上述第1方向延伸；第2电极部，在上述第1电极部和上述第2导通部之间于上述第1方向延伸，与上述第1电极部分离设置；第1绝缘部，设置在上述第1电极部和上述半导体部之间，在上述第1电极部的边界面的法线方向上具有第1厚度；及第2绝缘部，设置在上述第2电极部和上述半导体部之间，在上述第2电极部的边界面的法线方向上具有比上述第1厚度还厚的第2厚度。
【技术特征摘要】
2011.09.21 JP 206645/20111.半导体器件，其特征在于，具备 衬底； 第1导通部，在与上述衬底的主面正交的第1方向上延伸； 第2导通部，在上述第1方向上延伸，沿着与上述第1方向正交的第2方向而与上述第I导通部分离设置； 半导体部，设置在上述第1导通部和上述第2导通部之间，包括基于第1杂质浓度的第I导电型的第I半导体区域； 第I电极部，在上述第1导通部和上述第2导通部之间于上述第I方向延伸； 第2电极部，在上述第1电极部和上述第2导通部之间于上述第1方向延伸，与上述第I电极部分尚设置； 第I绝缘部，设置在上述第1电极部和上述半导体部之间，在上述第1电极部的边界面的法线方向上具有第1厚度；及 第2绝缘部，设置在上述第2电极部和上述半导体部之间，在上述第2电极部的边界面的法线方向上具有比上述第I厚度还厚的第2厚度。2.如权利要求1记载的半导体器件，其中， 上述第1电极部沿着上述第2方向从上述第1导电部的中途到上述半导体部的中途设置。3.如权利要求1记载的半导体器件，其中， 上述第2厚度从上述第1导通部向上述第2导通部逐渐增大。4.如权利要求1记载的半导体器件，其中， 上述第2厚度从上述第1导通部向上述第2导通部反复增减。5.如权利要求1记载的半导体器件，其中， 上述第2电极部包括在上述第2方向上分别分离配置的多个电极区域。6.如权利要求5记载的半导体器件,其中， 上述第I绝缘部和上述第2绝缘部在上述第2方向上分离设置， 上述第2绝缘部在上述多个电极区域的每个电极区域分离设置。7.如权利要求1记载的半导体器件，其中， 上述第I厚度之中，沿着上述第1方向的厚度比沿着上述第2方向的厚度还厚。8.如权利要求1记载的半导体器件，其中， 还具备第3绝缘部，该第3绝缘部设置在上述第I电极部和上述第1导通部之间，在上述第I电极部的边界面和上述第1导通部的边界面对置的方向上具有比上述第I厚度还厚的第3厚度。9.如权利要求1记载的半导体器件，其中， 上述半导体部包...
【专利技术属性】
技术研发人员：大田刚志，三须伸一郎，新井雅俊，
申请(专利权)人：株式会社东芝，
类型：发明
国别省市：
还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。