本发明专利技术公开了一种提高了可靠性的半导体器件。开关功率MOSFET以及用于感测在功率MOSFET中流动的电流的感测MOSFET（感测MOSFET的面积小于功率MOSFET的）形成于一个半导体芯片内。半导体芯片经由导电性接合材料安装于芯片安装部之上，并且以树脂来密封。在半导体芯片的主表面之上，金属板与功率MOSFET的源极焊盘电极接合。在平面图中，金属板与感测MOSFET没有形成于其内的感测MOSFET区不重叠。金属板与源极焊盘电极接合，以便包围感测MOSFET区的三个边。
【技术实现步骤摘要】
半导体器件相关申请的交叉引用在此通过引用全文并入2011年9月29日提交的日本专利申请No.2011-214474的公开内容，包括说明书、附图和摘要。
本专利技术涉及半导体器件，并且特别地涉及在应用于具有其中嵌入了开关晶体管和电流检测晶体管的半导体芯片的半导体器件时是有效的技术。
技术介绍
半导体芯片被安装于引线框的芯片安装部之上，引线框的多个引线以接合丝线等来与半导体芯片的多个电极耦接，密封树脂部被形成用于将芯片安装部、半导体芯片、接合丝线以及多个引线的内引线部密封其内，引线从引线框上切断，并且引线的外引线部被弯曲以按照半导体封装的形式来制造半导体器件。日本未经审查的专利申请公开No.平10(1998)-326897（专利文献1）描述了一种涉及半导体器件的技术，在该半导体器件中，具有允许主要电流流动的沟槽栅极的主单元以及具有允许检测电流流动的沟槽栅极的电流检测单元形成于同一半导体基板之上。日本未经审查的专利申请公开No.2008-17620（专利文献2）描述了一种技术，用于提供具有高侧MOSFET（high-sideMOSFET）以及允许对应于在高侧MOSFET中流动的电流的1/N的电流流动的感测MOSFET的一个半导体芯片。日本未经审查的专利申请公开No.2008-60256（专利文献3）描述了一种涉及半导体器件的技术，在该半导体器件中，具有功率晶体管的半导体芯片以及具有用于驱动功率晶体管的驱动电路的半导体芯片包含于一个封装内。[相关领域文献][专利文献][专利文献1]日本未经审查的专利申请公开No.平10(1998)-326897[专利文献2]日本未经审查的专利申请公开No.2008-17620[专利文献3]日本未经审查的专利申请公开No.2008-60256
技术实现思路
作为进行研究的结果，本专利技术的专利技术人已经得出了下列发现。能够处理大功率的功率MOSFET已被用作开关元件。通过封装形成有功率MOSFET的半导体芯片，能够获得开关半导体封装。例如，通过将功率MOSFET作为开关元件耦接于电源与负载之间并且执行功率MOSFET的通/断切换，可以在其中电源的输出（电压）被供应给负载的状态与其中电源的输出不被供应给负载的状态之间切换。本专利技术的专利技术人研究了通过以下方式制造的半导体器件：在形成有作为开关元件的功率MOSFET的半导体芯片内形成其面积比功率MOSFET小的用于感测在功率MOSFET中流动的电流的感测MOSFET，经由导电性接合材料将半导体芯片安装于芯片安装部之上，并且密封它们。半导体器件借助于感测MOSFET来感测在功率MOSFET中流动的电流，并且根据在感测MOSFET中流动的电流来控制功率MOSFET。例如，当基于在感测MOSFET中流动的电流确定了在功率MOSFET中有过量的电流流动时，功率MOSFET被强行关断以保护半导体器件以及使用半导体器件的电子器件。但是，当热应力（例如，在半导体器件的使用期间或者温度循环测试期间的热负荷）被施加于半导体器件时，会在插入半导体芯片和芯片安装部之间的导电性接合材料中发生裂纹或剥离。在已经发生裂纹或剥离的导电性接合材料的区域内，电流不太可能流动，使得该区域几乎不能够起到电流通路的作用。在功率MOSFET中流动的电流与在感测MOSFET中流动的电流之间存在预定的比值。但是，如果在插入半导体芯片和芯片安装部之间的导电性接合材料中发生裂纹或剥离，则比值变化，从而可能在借助于感测MOSFET来感测在功率MOSFET中流动的电流时降低精度。这降低了半导体器件的可靠性。本专利技术的一个目的是提供一种能够提高半导体器件的可靠性的技术。根据本说明书中的阐述和附图，本专利技术的上述及其他目的和新特征将变得清楚。以下是关于在本申请中公开的本专利技术的代表性方面的概要的简要描述。根据一个代表性实施例的半导体器件是其中半导体芯片与具有导电性的芯片安装部的上表面接合并且以树脂来密封的半导体器件。半导体芯片形成有主MOSFET以及其面积比主MOSFET小的用于感测在主MOSFET中流动的电流的感测MOSFET。在半导体芯片的主表面之上，导体板与主MOSFET的源极焊盘接合。在平面图中，上述导体板与其中形成有感测MOSFET的区域不重叠。上述导体板与上述源极焊盘接合以致于包围其中形成有上述感测MOSFET的区域的三个边。下面是关于可由在本申请中公开的本专利技术的代表性方面获得的效果的简要描述。根据代表性的实施例，能够提高半导体器件的可靠性。附图说明图1是作为本专利技术的实施例的半导体器件的顶视图；图2是作为本专利技术的实施例的半导体器件的底视图；图3是作为本专利技术的实施例的半导体器件的截面图；图4是作为本专利技术的实施例的半导体器件的截面图；图5是作为本专利技术的实施例的半导体器件的截面图；图6是作为本专利技术的实施例的半导体器件的截面图；图7是作为本专利技术的实施例的半导体器件的透视平面图；图8是作为本专利技术的实施例的半导体器件的透视平面图；图9是作为本专利技术的实施例的半导体器件的透视平面图；图10是示出作为本专利技术的实施例的半导体器件的改型的透视平面图；图11是示出作为本专利技术的实施例的半导体器件的安装实例的截面图；图12是示出作为本专利技术的实施例的半导体器件的使用实例的电路框图；图13是示出在作为本专利技术的实施例的半导体器件中使用的半导体芯片的芯片布局的平面图；图14是示出在作为本专利技术的实施例的半导体器件中使用的半导体芯片的芯片布局的平面图；图15是示出在作为本专利技术的实施例的半导体器件中使用的半导体芯片的芯片布局的平面图；图16是在作为本专利技术的实施例的半导体器件中使用的半导体芯片的主要部分的平面图；图17是在作为本专利技术的实施例的半导体器件中使用的半导体芯片的主要部分的截面图；图18是在作为本专利技术的实施例的半导体器件中使用的半导体芯片的主要部分的截面图；图19是在作为本专利技术的实施例的半导体器件中使用的半导体芯片的主要部分的截面图；图20是待解决的问题的示意图；图21是待解决的问题的示意图；图22是作为本专利技术的实施例的半导体器件的示意图；图23是图22的局部放大的平面图；图24是作为本专利技术的实施例的半导体器件的示意图；图25是作为本专利技术的实施例的半导体器件的示意图；图26是作为本专利技术的实施例的半导体器件的示意截面图；图27是图20的结构的平面图；图28是图27的局部放大的平面图；图29是示出第一改型的半导体芯片的芯片布局的平面图；图30是示出第一改型的半导体芯片的芯片布局的平面图；图31是示出第一改型的半导体芯片的芯片布局的平面图；图32是第一改型的半导体芯片的主要部分的平面图；图33是示出其中金属板与第一改型的半导体芯片接合的状态的平面图；图34是图33的局部放大的平面图；图35是第一改型的半导体芯片的主要部分的截面图；图36是示出第一改型的半导体芯片的改型的平面图；图37是图36的局部放大的平面图；图38是第二改型的半导体器件的透视平面图；图39是第二改型的半导体器件的截面图；图40是第二改型的半导体器件的截面图；图41是第二改型的半导体器件的截面图；图42是示出其中金属板与第二改型的半导体芯片接合的状态的平面图；图43是图42的局部放大的平面图；图44是第二改型的半导体芯片的主要部分的平面图；以及图45是示出第二改型本文档来自技高网...
【技术保护点】
一种半导体器件，包括：具有导电性的第一芯片安装部；具有第一主表面以及与所述第一主表面相反的且接合于所述第一芯片安装部的第一背表面的第一半导体芯片；第二芯片安装部；具有第二主表面以及与所述第二主表面相反且接合于所述第二芯片安装部的第二背表面的第二半导体芯片；第一引线部；以及用于将所述第一和第二半导体芯片、所述第一和第二芯片安装部中的每个芯片安装部的至少一部分以及所述第一引线部的至少一部分密封于其内的密封部，其中所述第一半导体芯片形成有第一MOSFET和第二MOSFET，所述第一MOSFET和第二MOSFET各自的漏极彼此电耦接，并且所述第一MOSFET和第二MOSFET各自的栅极彼此电耦接，其中所述第一MOSFET形成于所述第一半导体芯片的所述第一主表面的第一区域内，而所述第二MOSFET是用于检测在所述第一MOSFET中流动的电流的元件，并且形成于所述第一半导体芯片的所述第一主表面的第二区域内，其中与所述第一和第二MOSFET的栅极电耦接的第一栅极焊盘、与所述第一MOSFET的源极电耦接的第一源极焊盘以及与所述第二MOSFET的源极电耦接的第二源极焊盘形成于所述第一半导体芯片的所述第一主表面之上，其中与所述第一和第二MOSFET的漏极电耦接的漏电极形成于所述第一半导体芯片的所述第一背表面之上，其中所述第一源极焊盘经由导体板与所述第一引线部电耦接，并且其中，在所述第一半导体芯片的第一主表面内，所述第二区域具有比所述第一区域的面积小的面积，所述导体板在平面图中不与所述第二 区域重叠，并且所述导体板与所述第一半导体芯片的所述第一源极焊盘接合，以便在平面图中包围所述第二区域的三个边。...
【技术特征摘要】
2011.09.29 JP 2011-2144741.一种半导体器件，包括：具有导电性的第一芯片安装部；具有第一主表面以及与所述第一主表面相反的且经由第一粘合层接合于所述第一芯片安装部的第一背表面的第一半导体芯片；第二芯片安装部；具有第二主表面以及与所述第二主表面相反且经由第二粘合层接合于所述第二芯片安装部的第二背表面的第二半导体芯片；第一引线部；以及用于将所述第一和第二半导体芯片、所述第一和第二芯片安装部中的每个芯片安装部的至少一部分以及所述第一引线部的至少一部分密封于其内的密封部，其中所述第一半导体芯片形成有第一MOSFET和第二MOSFET，所述第一MOSFET和第二MOSFET各自的漏极彼此电耦接，并且所述第一MOSFET和第二MOSFET各自的栅极彼此电耦接，其中所述第一MOSFET形成于所述第一半导体芯片的所述第一主表面的第一区域内，而所述第二MOSFET是用于检测在所述第一MOSFET中流动的电流的元件，并且形成于所述第一半导体芯片的所述第一主表面的第二区域内，其中所述第二区域位于所述第一区域所处的第一地区中，并包括所述第一半导体芯片的中心部，其中与所述第一和第二MOSFET的栅极电耦接的第一栅极焊盘、与所述第一MOSFET的源极电耦接的第一源极焊盘以及与所述第二MOSFET的源极电耦接的第二源极焊盘形成于所述第一半导体芯片的所述第一主表面之上，其中与所述第一和第二MOSFET的漏极电耦接的漏电极形成于所述第一半导体芯片的所述第一背表面之上，其中所述第一源极焊盘经由导体板与所述第一引线部电耦接，使得所述第二MOSFET的所述第二源极焊盘从所述导体板露出，其中第一丝线与所述第二MOSFET的所述第二源极焊盘电耦接，并且其中，在所述第一半导体芯片的第一主表面内，所述第二区域具有比所述第一区域的面积小的面积，所述导体板在平面图中不与所述第二区域重叠，并且所述导体板与所述第一半导体芯片的所述第一源极焊盘接合，以便在平面图中包围所述第二区域的三个边。2.根据权利要求1所述的半导体器件，其中所述第二半导体芯片形成有用于控制所述第一和第二MOSFET的控制电路，其中所述第二源极焊盘经由所述第一丝线与所述第二半导体芯片的第一焊盘电耦接，并且其中所述第一MOSFET的所述第一栅极焊盘经由第二丝线与所述第二半导体芯片的第二焊盘电耦...
【专利技术属性】
技术研发人员：中村弘幸，佐藤幸弘，藤城敦，关达弘，
申请(专利权)人：瑞萨电子株式会社，
类型：发明
国别省市：
还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。