用于测试多个被测器件的装置和方法制造方法及图纸

本发明专利技术的实施例涉及用于测试多个被测器件的装置（10）和方法，其中装置包括：公用器件输出线（5）；驱动器单元（2），被配置为向DUT（DUT1,DUT2,DUT3,…,DUTN）提供激励（ST），其中驱动器单元（2）被配置成使得激励（ST）在不同的时间（T1,T2,T3，…,TN）到达不同的DUT；从而在DUT处产生激励时间偏移（ΔST1,ΔST2,ΔST2,…,ΔSTN-1）；接收器单元（8），电气耦合到公用器件输出线（5）；以及多个DUT连接（C1,C2,C3，…,CN），电气耦合到公用器件输出线（5），使得多个DUT的DUT端子（11）可经由公用器件输出线（5）电气耦合到接收器单元（8），其中DUT输出信号（OS1,OS2,OS3,…,OSN）从DUT连接（C1,C2,C3,…,CN）传播到接收器单元（8）的输出信号传播延迟与激励时间偏移（ΔST1,ΔST2,ΔST2，…,ΔSTN-1）相适应，使得具有相同激励响应延迟的DUT的测试在接收器单元（8）处引起DUT输出信号（OS1,OS2,OS3，…,OSN）的时间上对齐的叠加（SPN-1）。

【技术实现步骤摘要】
【国外来华专利技术】
技术介绍
本专利技术的实施例涉及用于测试多个被测器件(DUT)的装置和用于测试多个被测器 件的方法。一些实施例涉及用于测试多个被测器件的测试布置。根据实施例，公开了用于DUT的输出以及输入和输出(I/O)管脚的自动化测试设 备(ATE)中的共享接收器的构思。这些构思包括测试器件的“菊链”方法。在一般的元件例如电子元件或器件中，微电子芯片、存储器芯片或其他集成电路 (IC)在其被交付给客户之前通常被测试。为了证实和确保器件的正确功能能力，可以执行 测试。测试通常是利用自动化测试设备或测试系统来执行的。这种自动测试设备的示例是 用于测试片上系统和系统级封装的Verigy V93000 S0C、用于测试高速存储器件的V93000 HSM高速存储器测试器(HSM)和Verigy V5000系列。第一种是用于测试片上系统、系统级 封装和高速存储器件的平台。后一种用于在晶片分拣和最终测试时测试包括闪存和多芯片 封装的存储器件。在测试期间，这些被测器件被暴露于来自ATE的各种类型的激励信号。来自这种 被测器件的响应被ATE测量、处理并与预期响应相比较。测试可由自动化测试设备执行，其 通常根据依器件而定的测试程序或测试流程来执行测试。这种自动测试系统可包括不同驱 动器，用于驱动特定的激励到DUT，以便激励来自被测器件的特定预期响应。ATE的接收器 单元可分析该响应，并从而可生成关于所测量的器件的合格-不合格信息。必须测试的元件或器件可包括大量的管脚，例如要测试的输入和输出管脚。因此， 测试所需要的驱动器和接收器的数目可能较高。结果，这种测试系统的花费可能较高。利 用测试系统中的共享驱动器拓扑，可以减少用于测试DUT的驱动器的数目，因为多个DUT可 由单个驱动器单元以串行化方式驱动。因此，驱动器的数目以及随之而来的用于测试DUT 的成本可得以减小。迄今为止，共享驱动器拓扑只被应用到DUT的输入管脚。从而，当测试 多个器件时需要大量的测试设备接收器。鉴于此情形，希望具有在并行测试多个被测器件时允许ATE资源效率的进一步提 高的构思。例如，希望具有允许减少多个器件的并行测试所需的测试设备接收器的数目的 构思。
技术实现思路
此问题由提供根据权利要求1、13和15所述的用于测试多个被测器件的装置、测 试布置和方法的本专利技术的实施例解决。本专利技术的一个实施例产生了一种用于测试多个被测器件的装置。用于测试多个被 测器件的装置包括公用器件输出线和被配置为向DUT提供激励的驱动器单元。驱动器单元 被配置成使得激励在不同的时间到达不同的DUT，从而在DUT处产生激励时间偏移。装置还 包括电气耦合到公用器件输出线的接收器单元，以及多个DUT连接，该多个DUT连接电气耦 合到公用器件输出线，使得多个DUT的DUT端子能够经由公用器件输出线电气耦合到接收 器单元。DUT输出信号从DUT连接传播到接收器单元的输出信号传播延迟与激励时间偏移相适应，使得具有相同激励响应延迟的DUT的测试在接收器单元处引起DUT输出信号的时间上对齐的叠加。根据本专利技术的实施例，提供了一种用于测试多个被测器件的测试布置，其包括公用器件输出线和被配置为向DUT提供激励的驱动器单元。驱动器单元被配置成使得激励在不同的时间到达不同的DUT，从而在DUT处产生激励时间偏移。测试布置还包括电气耦合到公用器件输出线的接收器单元，电气耦合到公用器件输出线的多个DUT连接，以及电气耦合到DUT连接的多个DUT。DUT输出信号从DUT连接传播到接收器单元的输出信号传播延迟与激励时间偏移相适应，使得具有相同激励响应延迟的多个DUT的测试在接收器单元处引起DUT输出信号的时间上对齐的叠加。根据另外的实施例，公开了一种用于测试多个被测器件的方法。该方法包括向DUT施加激励，使得激励在不同的时间到达不同的DUT，从而在DUT处产生激励时间偏移，并且使得DUT响应于激励提供时间上偏移的DUT输出信号。该方法还包括在接收器单元处接收DUT的DUT输出信号的时间上对齐的叠加，其中DUT经由公用输出器件线电气耦合到接收器单元，并且DUT输出信号从DUT端子传播到接收器单元的输出信号传播延迟与激励时间偏移相适应，从而支持了时间对齐。根据本专利技术的实施例，多个DUT可共享公用测试器接收器单元，并且可选地可共享公用测试器驱动器单元。公用器件输出线可配置成使得在电气耦合到DUT的接收器单元处可检测到彼此之间偏移了激励时间偏移的DUT输出信号的建设性叠加。从而，对于多个被测器件的准同时(时间偏移的，例如偏移了沿着公用器件输出线的传播延迟差)测试，单个接收器单元就足够了。从而，单个接收器单元可用于确定多个被测器件是否提供正确的激励响应，其中确实希望(或者甚至必须要)不同被测器件的激励响应时间上重叠地到达公用测试器接收器单元。从而，单个公用测试器接收器单元可用于判定是否所有的被测器件都提供相同的激励响应，其中，对公用测试器接收器单元的输入信号的单次采样就足以提供该判定，并且/或者对于是否所有被测器件都提供相同激励响应的判定可在被测器件的激励响应信号的单个比特持续时间内执行。从而，通过使用本专利技术的实施例可获得高资源效率。可例如利用适当的激励机制来激励被测器件，使得多个被测器件的激励响应大致同时到达公用测试器接收器单元(例如对于钟控的串行比特流数据，具有不大于一比特的持续时间的四分之一的容差)。结果，如果所有被测器件都提供相同输出信号(相同且无缺陷的被测器件就通常是这种情况)，则在公用测试器接收器单元处存在DUT输出信号的建设性叠加。从而，如果所有被测器件都提供相同输出信号，则在公用测试器接收器单元的输入处可达到明确限定、可预测的信号电平(例如与DUT输出信号的公用第一输出信号电平相关联的叠加信号电平，或者与DUT输出信号的公用第二输出信号电平相关联的叠加信号电平)，从而使得如果公用测试器接收器单元的输入处的信号充分接近明确限定的信号电平之一，则在公用测试器接收器单元中可根据阈值电平判定来断定所有被测器件都提供(至少大致)相同的输出信号。相反，如果不是所有被测器件都提供相同输出信号，则在公用测试器接收器单兀的输入处可达到中间信号电平(例如在与DUT输出信号的公用第一输出信号电平相关联的叠加信号电平和与DUT输出信号的公用第二输出信号电平相关联的叠加信号电平之间)，从而使得如果公用测试器接收器单元的输入处的信号与明确限定的信号电平相差大于预定值，则在公用测试器接收器单元中可根据阈值电平判定来断定不是所有被测器件都提供(至少大致)相同的输出信号。附图说明随后将参考附图以示例方式描述本专利技术的实施例，附图中图1示出了根据本专利技术的实施例的用于测试多个DUT的装置的示意图2示出了根据本专利技术的实施例的用于利用所专利技术的装置来测试多个DUT的原理的示意图示；图3示出了根据本专利技术的实施例的用于测试多个DUT的装置的示意图4示出了根据本专利技术的实施例的具有多个驱动器和接收器的用于测试多个DUT 的装置的示意图5示出了根据本专利技术的另一实施例的用于测试多个DUT的装置的示意图6示出了根据本专利技术的实施例的包括共享测试器驱动器拓扑和共享测试器接收器拓扑以及针对DUT的测试器驱动器/接收器共享拓扑的用于测试多个DUT的装置的示意图；并且图7示出了根据实施例本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】1.一种用于测试多个被测器件(DUT)的装置(10)，该装置包括 公用器件输出线(5)； 驱动器单元(2)，被配置为向DUT (DUT1，DUT2，DUT3，…，DUTN)提供激励(ST)，其中驱动器单元(2)被配置成使得激励在不同的时间(Tl，T2, T3,…，TN)到达不同的DUT，从而在DUT处产生激励时间偏移(Λ ST1，AST2, AST2,…，ASTN-1)； 接收器单元(8)，电气耦合到公用器件输出线(5);以及 多个DUT连接(C1，C2，C3，- ,CN),电气耦合到公用器件输出线(5)，使得多个DUT的DUT端子能够经由公用器件输出线(5)电气耦合到接收器单元(8)，其中DUT输出信号(OSl，OS2，OS3，-,OSN)从DUT连接(Cl，C2，C3，- ,CN)传播到接收器单元(8)的输出信号传播延迟(Δ ΟΤΙ, Δ0Τ2,…，Λ 0ΤΝ)与激励时间偏移(Λ STl, Δ ST2, AST3,…，Λ STN)相适应，使得具有相同激励响应延迟的DUT的测试在接收器单元(8)处引起DUT输出信号(0S1，0S2，0S3，-,0SN)的时间上对齐的叠加(SPN-1)。2.根据权利要求1所述的装置(10)，其中，从驱动器单元(2)到各个DUT的DUT连接(Cl, C2, C3, ...，CN)的第一传播长度和DUT输出信号(0S1，0S2, 0S3, ...，0SN)从各个DUT的DUT连接(Cl，C2, C3,…，CN)传播到接收器单元(8)的第二传播长度的总和在±3%、土 1%或±0. 1%的容差范围内对于要测试的所有多个DUT (DUT1，DUT2，DUT3，…，DUTN)是相同的。3.根据权利要求1或2之一所述的装置(10)，其中，公用器件输出线(5)被配置成使得在DUT连接处根据激励时间偏移(Λ ST1，AST2, AST2,…，Λ STN-1)相对于彼此偏移的DUT输出信号(0S1，0S2，0S3，-,0SN)在接收器单元(8)处的到达时间彼此相差小于DUT输出信号(0S1，0S2, 0S3, -,0SN)的比特持续时间或周期持续时间。4.根据权利要求1至3之一所述的装置(10)，其中，公用器件输出线(5)被配置成使得在接收器单元(8)处能够检测到在DUT连接处根据激励时间偏移(Λ ST1，AST2, Λ ST2，…，Δ STN)相对于彼此偏移的DUT输出信号的建设性叠加。5.根据权利要求1至4之一所述的装置(10)，其中，公用器件输出线(5)和接收器单元(8)被配置成使得DUT输出信号(0S1，0S2，0S3，-,0SN)的数字电平以时间上对齐的方式在接收器单元(8)的输入处提供相加的DUT输出信号电平。6.根据权利要求1至5之一所述的装置(10)，其中，公用器件输出线(5)被配置成使得对于具有相同激励响应延迟的DUT，接收器单元(8)处的DUT输出信号相对于彼此包括小于比特持续时间的时间偏离，这形成DUT输出信号(0S1，0S2, 0S3,…，0SN)的时间上对齐的叠力口(SPN-1)。7.根据权利要求1至6之一所述的装置(10)，其中，驱动器单元(2)和接收器单元(8)被配置为被多个DUT (DUT1, DUT2, DUT3,…，DUTN)共享。8.根据权利要求1至7之一所述的装置(10)，其中，接收器单元(8)被配置为将DUT输出信号的时间上对齐的叠加(SPN-1)与预定的低阈值电平和预定的高阈值电平相比较。9.根据权利要求1至8之一所述的装置(10)，其中，接收器单元(8)被配置为在时间上接连的周期中将DUT输出信号的时间上对齐的叠加(SPN-1)与预定的低阈值电平和预定的高阈值电平相比较。10.根据权利要求1至9之一所述的装置(10)，其中，接收器单元(8)被配置为，如果来自多个DUT (DUT1，DUT2，DUT3，…，DUTN)之一的至少一个DUT信号没有以预定的方式对时间上对齐的叠加(SPN-1)做出贡献，则输出不合格信号，其中，具有相同激励响应延迟的一组无缺陷DUT的测试引起DUT输出信号的预期的时间上对齐的叠加(SPN-1)，并且包括至少一个有缺陷DUT的一组DUT的测...

【专利技术属性】
技术研发人员：克劳斯皮特·贝仁斯，马克·毛斯恩格，
申请(专利权)人：爱德万测试新加坡私人有限公司，
类型：
国别省市：