半导体器件及其制造方法技术

本发明专利技术实施例公开了一种半导体器件制造方法，包括：提供半导体衬底，所述半导体衬底上具有包括伪栅区的栅极结构以及源漏区；去除所述伪栅区，以暴露半导体衬底，并刻蚀暴露的半导体衬底，在暴露的半导体衬底上形成锯齿状表面，以形成底部为锯齿状的开口，所述锯齿状表面的锯齿沿着伪栅区宽度的方向交替；在锯齿状表面上形成填满所述开口的替代栅区，所述替代栅区的底部为锯齿状。由于替代栅区形成在沿伪栅区宽度的锯齿状表面的半导体衬底上，同半导体衬底的接触也为锯齿状的，这样，在并未增加栅区宽度的情况下，大大地增加了栅区的有效宽度，从而提高了器件的集成度及性能。

【技术实现步骤摘要】

本专利技术涉及半导体制造技术，更具体地说，涉及一种。
技术介绍
随着半导体技术的发展，具有更高性能和更强功能的集成电路要求更大的元件密度，而且各个部件、元件之间或各个元件自身的尺寸、大小和空间也需要进一步缩小，因此，将各个部件及元件集成到有限的空间内也越来越具有挑战性，尤其是如何布局各部件间的 空间和优化集成工艺。栅极是晶体管器件最重要的部件，栅极的长度和宽度(栅长和栅宽)也决定了集成电路的集成密度，为了提高集成电路的集成密度，器件的栅长不断减小，如何提高器件的有效栅宽成为提高集成度和器件性能的重要问题。
技术实现思路
本专利技术解决的问题是提供一种，提高了器件的有效栅宽，从而提高器件的集成度及性能。为实现上述目的，本专利技术实施例提供了如下技术方案一种半导体器件制造方法，其特征在于，包括提供半导体衬底，所述半导体衬底上具有包括伪栅区的栅极结构以及源漏区；去除所述伪栅区，以暴露半导体衬底，并刻蚀暴露的半导体衬底，在暴露的半导体衬底上形成锯齿状表面，以形成底部为锯齿状的开口，所述锯齿状表面的锯齿沿着伪栅区宽度的方向交替；在锯齿状表面上形成填满所述开口的替代栅区，所述替代栅区的底部为锯齿状。可选地，对不同晶向具有选择性的刻蚀暴露的半导体衬底。可选地，形成所述替代栅区的步骤包括在锯齿状表面上形成栅介质层，以及覆盖所述栅介质层形成填满所述开口的栅极，以形成下部为锯齿状的替代栅区。可选地，在形成替代栅区后，还包括在所述源漏区上形成接触塞。可选地，形成所述接触塞的步骤包括在所述层间介质层内形成接触孔；金属化所述接触孔下的半导体衬底，形成金属硅化物层；填充所述接触孔形成接触塞。此外，本专利技术还提供了上述制造方法形成的半导体器件，包括半导体衬底，部分所述半导体衬底具有锯齿状表面；覆盖锯齿状表面的下部为锯齿状的栅极区，所述锯齿状表面的锯齿沿着栅极区宽度的方向交替；栅极区两侧的半导体衬底内的源漏区。可选地，所述栅极区包括锯齿状表面上的栅介质层以及覆盖所述栅介质层的栅极。可选地，还包括所述源漏区上的接触塞。可选地，还包括接触塞与半导体衬底之间的金属硅化物层。与现有技术相比，上述技术方案具有以下优点本专利技术实施例的，在后栅工艺中，除去伪栅区之后，进一步刻蚀伪栅区下的半导体衬底，在沿伪栅区宽度方向上形成锯齿状表面，而后，在锯齿状表面上形成替代栅区，由于替代栅区形成在沿伪栅区宽度的锯齿状表面的半导体衬底上，同半导体衬底的接触也为锯齿状的，这样，在并未增加栅区宽度的情况下，大大地增加了栅区的有效宽度，从而提高了器件的集成度及性能。附图说明通过附图所示，本专利技术的上述及其它目的、特征和优势将更加清晰。在全部附图中相同的附图标记指示相同的部分。并未刻意按实际尺寸等比例缩放绘制附图，重点在于示出本专利技术的主旨。 图1为本专利技术的半导体器件的制造方法的流程图；图2-图12为本专利技术实施例公开的半导体器件制造方法的制造过程剖面图，其中包括俯视图、俯视图的AA’向视图以及俯视图的BB’向视图。具体实施例方式为使本专利技术的上述目的、特征和优点能够更加明显易懂，下面结合附图对本专利技术的具体实施方式做详细的说明。在下面的描述中阐述了很多具体细节以便于充分理解本专利技术，但是本专利技术还可以采用其他不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本专利技术内涵的情况下做类似推广，因此本专利技术不受下面公开的具体实施例的限制。其次，本专利技术结合示意图进行详细描述，在详述本专利技术实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本专利技术保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。正如
技术介绍
中所述的，栅极是晶体管器件最重要的部件，栅极的长度和宽度(栅长和栅宽)也决定了集成电路的集成密度，为了提高集成电路的集成密度，器件的栅长不断减小，如何提高器件的有效栅宽成为提高集成度和器件性能的重要问题。为此，本专利技术提供了一种半导体器件的制造方法，在后栅工艺中，除去伪栅区之后，进一步刻蚀伪栅区下的半导体衬底，在沿伪栅区宽度方向上形成锯齿状表面，而后，在锯齿状表面上形成替代栅区，由于替代栅区形成在沿伪栅区宽度的锯齿状表面的半导体衬底上，同半导体衬底的接触也为锯齿状的，这样，在并未增加栅区宽度的情况下，大大地增加了栅区的有效宽度，从而提高了器件的集成度及性能。该半导体器件的制造方法包括提供半导体衬底，所述半导体衬底上具有包括伪栅区的栅极结构以及源漏区；去除所述伪栅区，以暴露半导体衬底，并刻蚀暴露的半导体衬底，在暴露的半导体衬底上形成锯齿状表面，以形成底部为锯齿状的开口，所述锯齿状表面的锯齿沿着伪栅宽度的方向交替；在锯齿状表面上形成填满所述开口的替代栅区，所述替代栅区的底部为锯齿状。以上为本专利技术的半导体器件的制造方法，通过在一定宽度的栅区空间内，形成底部为锯齿状的栅区，从而提高栅区的有效宽度，进而提高器件的集成度及性能。为了更好地理解本专利技术，以下将结合本专利技术半导体器件的制造方法流程图和具体实施例的制造过程剖面图，对本专利技术的实施例进行详细的描述。参考图1，图1为本专利技术半导体器件的制造方法流程图。在步骤S01，提供半导体衬底200，所述半导体衬底200上具有包括伪栅区210的栅极结构212以及源漏区214，参考图2 (俯视图)和图3(图2的AA’向视图)。在本专利技术中，所述衬底200可以已做好前期处理操作，所述处理操作可以包括预清洗、形成阱区及形成浅沟槽隔离区，在本实施例中，所述衬底200为表面晶向为100的单晶娃衬底。在其他实施例中，所述衬底200还可以包括其他元素半导体或化合物半导体，如锗、锗硅、碳化硅、砷化镓、砷化铟或磷化铟。根据现有技术公知的设计要求(例如P型衬底 或者n型衬底)，衬底200可以包括各种掺杂配置。此外，优选地，所述衬底200包括外延层，可以被应力改变以增强性能，所述衬底200也可以包括绝缘体上硅(SOI)结构等。在本专利技术中，所述衬底200上已经形成有栅极结构212和源漏区214，所述栅极结构212至少包括伪栅区210，所述伪栅区210为牺牲层，该伪栅区确定了最终器件的栅区的形成区域，即伪栅区的长和宽即为最终器件栅区的长和宽，即，栅区沿源漏区方向为长度，垂直于源漏区方向为宽度，伪栅区的宽度方向即为垂直于源漏区的方向。在本实施例中，所述伪栅区210包括伪栅极202、伪栅极202上的第一帽层204和第一帽层上的第二帽层206，所述栅极结构212为包括伪栅区210和伪栅区侧壁上的侧墙206的结构，在其他实施例中，所述栅极结构和伪栅区还可以为其他的合适的结构。具体地，在本实施例中，首先，可以通过依次淀积例如多晶硅、二氧化硅及氮化硅并进行图案化，来形成伪栅极202、第一帽层204和第二帽层206的伪栅区210。而后，淀积侧墙材料，例如氮化硅，并进行刻蚀，仅留下伪栅区的侧壁的侧墙材料，从而形成侧墙206，在其他实施例中，所述侧墙还可以为多层结构。可以通过根据期望的晶体管结构，注入p型或n型掺杂物或杂质到伪栅区210两侧的半导体衬底200中来形成源漏区214，可以根据需要在形成侧墙前、形成部分侧墙和/或形成侧墙后进行多次离子注入、扩散等工艺来形成所述源漏区214。而后，覆盖所述源漏区214来形成层间介质层216，可以通过本文档来自技高网...

【技术保护点】
一种半导体器件制造方法，其特征在于，包括：提供半导体衬底，所述半导体衬底上具有包括伪栅区的栅极结构以及源漏区；去除所述伪栅区，以暴露半导体衬底，并刻蚀暴露的半导体衬底，在暴露的半导体衬底上形成锯齿状表面，以形成底部为锯齿状的开口，所述锯齿状表面的锯齿沿着伪栅区宽度的方向交替；在锯齿状表面上形成填满所述开口的替代栅区，所述替代栅区的底部为锯齿状。

【技术特征摘要】

【专利技术属性】
技术研发人员：梁擎擎，钟汇才，朱慧珑，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：