使用微波进行的U-MOS沟槽型面优化和蚀刻损伤移除制造技术

本申请案涉及使用微波进行的U-MOS沟槽型面优化和蚀刻损伤移除。本发明专利技术描述半导体装置和用于制作这些装置的方法。UMOS(U形MOSFET)半导体装置可通过如下方式形成：提供半导体衬底；使用湿式或干式蚀刻过程在所述衬底中形成沟槽；以及随后在低温下使用微波MW辐射所述沟槽结构。MW辐射过程改善了所述沟槽的型面且修复由所述干式蚀刻过程引起的对所述沟槽结构的损伤。所述微波辐射可有助于使所述半导体衬底中的Si或SiGe原子重新对准，且对在所述干式蚀刻过程之后存在的缺陷进行退火消除。而且，所述微波辐射可吸收在所述干式蚀刻过程中使用的保留在所述沟槽结构的晶格中的原子或离子。还描述其它实施例。

【技术实现步骤摘要】

本申请案大体上涉及半导体装置和用于制作这些装置的方法。更具体来说，本申请案描述含有沟槽结构的UMOS半导体装置，所述沟槽结构具有已使用微波辐射而优化的型面且已移除蚀刻损伤。
技术介绍
含有集成电路(IC)或离散装置的半导体装置在广泛多种电子设备中使用。IC装置(或芯片，或离散装置)包括已在半导体材料衬底的表面中制造的微型化电子电路。所述电路由许多重叠的层组成，包含含有可扩散到衬底中的掺杂剂的层(称为扩散层)，或含有植入到衬底中的离子的层(植入层)。其它层是导体(多晶硅或金属层)或导电层(通孔或接触层)之间的连接。IC装置或离散装置可以逐层的工艺来制造，所述工艺使用许多步骤的组合，包含生长层、成像、沉积、蚀刻、掺杂和清洁。硅晶片通常用作衬底，且使用光刻来将衬底的不同区域标记为经掺杂或沉积，且界定多晶硅、绝缘体或金属层。一种类型的半导体装置一金属氧化物硅场效应晶体管(MOSFET)装置，可广泛用于许多电子设备中，包含汽车电子设备、磁盘驱动器和电源。一些MOSFET装置可形成于已在衬底中产生的沟槽中。使得沟槽配置较有吸引力的一个特征在于，电流垂直地流过MOSFET的沟道。与电流水平地流过沟道且随后垂直地流过漏极的其它MOSFET相比，这准许较高的单元和/或电流沟道密度。沟槽MOSFET装置含有形成于沟槽中的栅极结构，所述栅极结构含有栅极绝缘层，所述栅极绝缘层位于沟槽的侧壁和底部上(即，邻近于衬底材料)，其中所述栅极绝缘层上已形成有导电层。
技术实现思路
本专利技术描述半导体装置和用于制作这些装置的方法。UM0S(U形M0SFET)半导体装置可通过如下方式形成提供半导体衬底；使用湿式或干式蚀刻过程在所述衬底中形成沟槽；以及随后在低温下使用微波(MW)辐射所述沟槽。MW辐射过程改善了所述沟槽的型面且修复由所述干式蚀刻过程引起的对所述沟槽结构的损伤。所述微波辐射可有助于使所述半导体衬底中的Si或SiGe原子重新对准，且对在所述干式蚀刻过程之后存在的缺陷进行退火消除。而且，所述微波辐射可吸收在所述干式蚀刻过程中使用的保留在所述沟槽结构的晶格中的原子或离子。附图说明鉴于图式可更好地理解以下描述，图中图)展示用于制作半导体结构的方法的一些实施例，所述半导体结构含有衬底和外延(或“epi”)层，所述外延层的上表面上具有掩模；图2描绘用于制作半导体结构的方法的一些实施例，所述半导体结构含有形成于所述外延层中的沟槽；以及图3描绘用于通过用微波辐射所述沟槽来制作半导体结构的方法的一些实施例；图4到5展示用于通过使用分批反应器来制作半导体结构的方法的一些实施例。图6展示用于制作半导体结构的方法的一些实施例，所述半导体结构在沟槽中含有导电层； 图7展示用于制作半导体结构的方法的一些实施例，所述半导体结构含有形成于栅极绝缘层上的栅极；图8展示用于制作半导体结构的方法的一些实施例，所述半导体结构含有位于栅极上的绝缘罩；以及图9展示用于制作半导体结构的方法的一些实施例，所述半导体结构含有沟槽MOSFET 装置。图式说明半导体装置和用于制作这些装置的方法的特定方面。连同以下描述一起，图式说明和解释方法以及通过这些方法产生的结构的原理。在图中，为了清楚而放大层和区的厚度。不同图中的相同参考标号表示相同元件，且因此将不重复其描述。由于本文使用术语“在...上”、“附接到”或“耦合到”，因此一个物体(例如，材料、层、衬底等)可在另一物体上、附接到另一物体或耦合到另一物体，无论所述一个物体是否直接在另一物体上、附接到另一物体或耦合到另一物体或者在所述一个物体与另一物体之间存在一个或一个以上介入物体。而且，在提供了的情况下，方向(例如，上方、下方、顶部、底部、侧面、上、下、下面、上面、上部、下部、水平、垂直、“x”、“y”、“z”等等)是相对的且仅通过实例来提供，且是为了便于说明和论述而不是为了限制。另外，在对元件列表(例如，元件a、b、c)做出参考的情况下，此参考既定包含所列出元件自身中的任一者、少于全部的所列出元件的任一组合，和/或全部的所列出元件的组合。具体实施例方式以下描述提供具体细节以便提供透彻理解。不过，所属领域技术人员将理解，半导体装置以及制造和使用所述装置的关联方法可在不使用这些具体细节的情况下实施和使用。实际上，半导体装置和关联方法可通过修改所说明的装置和方法来进行实践，并且可与产业中常用的任何其它设备和技术结合使用。举例来说，虽然描述涉及U-MOS (U形M0SFET)半导体装置，但可针对任何其它类型的半导体装置(例如LDMOS或CMOS装置)来进行修改，所述其它类型的半导体装置可或可不含有在沟槽中形成的栅极结构。半导体装置和用于制造此些装置的方法的一些实施例说明于图式中且在本文中进行描述。在这些实施例中，方法可如图1中描绘那样开始，此时首先提供半导体衬底105作为半导体结构100的部分。可使用任何半导体衬底作为衬底105。一些衬底的实例包含单晶硅晶片、外延Si层和/或例如用在绝缘体上硅(SOI)技术中的接合晶片。而且，通常用于电子装置的任何其它半导电材料在适当条件下可用作衬底105的材料，包含Ge、SiGe、GaN, C和/或任何纯的或复合的半导体，例如II1-V或I1-VI及其变型。任何或所有的这些衬底均可保持为未掺杂或掺杂有任何数目的P型或n型掺杂剂或掺杂剂的组合。在一些配置中，衬底105包括单晶Si或SiGe晶片,其重掺杂有任何类型或任何数目的n型掺杂剂达所需浓度，如图1所示。半导体结构100可任选地含有位于衬底105的上表面的一部分上的一个或一个以上外延(或“印i”)层。在图1中，个别外延层(或多个外延层)描绘为外延层110。在一些配置中，外延层Iio实质上覆盖衬底105的整个上表面。在Si用作衬底105的材料的情况下，外延层110包括Si。外延层110可使用任何过程来提供，包含任何外延沉积过程。在一些情况下，外延层可轻掺杂有任何类型或任何数目的P型掺杂剂，如图1所示。接下来，如图2所示，可在外延层110 (且任选地在衬底105中)形成沟槽120。沟槽120可通过任何过程形成，包含使用在外延层110的上表面上形成的掩模115，如图1所示。接着通过使用任何蚀刻剂蚀刻外延层110 (且在需要时蚀刻衬底105)的材料来形成沟槽120。在一些实施例中，可使用干式蚀刻过程来蚀刻外延层110，直到沟槽120在外延层110中已达到所需深度和宽度为止。可以控制沟槽120的深度和宽度以及宽度与深度的比(纵横比)，使得稍后沉积的绝缘层适当地填充在沟槽中并使空穴的形成最小化。在一些实施例中，沟槽的深度可以是约0.1iim到约IOOii m。在其它实施例中，沟槽的深度可以是约2 iim到约5 iim。在另一些实施例中，沟槽的深度可以是这些量的任何合适组合或子范围。在一些实施例中，沟槽的宽度可以是约0.1iim到约50 iim。在其它实施例中，沟槽的宽度可以是约0.1 ii m到约I ii m。在另一些实施例中，沟槽的深度可以是这些量的任何合适组合或子范围。就沟槽的此些深度和宽度来说，沟槽的纵横比可以是约1:1到约1: 50。在其它实施例中，沟槽的纵横比可以是约1: 5到1: 8.3。在另一些实施例中，沟槽的纵横比可以是这些量的任何合适本文档来自技高网...

【技术保护点】
一种用于在半导体衬底中制作沟槽的方法，其包括：提供半导体衬底；使用湿式或干式蚀刻过程在所述衬底中形成沟槽；以及在低温下使用微波辐射所述沟槽。

【技术特征摘要】
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【专利技术属性】
技术研发人员：罗伯特·J·珀特尔，
申请(专利权)人：飞兆半导体公司，
类型：发明
国别省市：