半导体衬底、具有该半导体衬底的集成电路及其制造方法技术

本发明专利技术涉及半导体衬底、具有该半导体衬底的集成电路及其制造方法。根据本发明专利技术的用于含有具有背栅的晶体管的集成电路的半导体衬底，包括：半导体基底；在所述半导体基底上的第一绝缘材料层；在所述第一绝缘材料层上的第一导电材料层；在所述第一导电材料层上的第二绝缘材料层；在所述第二绝缘材料层上的第二导电材料层；在所述第二导电材料层上的绝缘埋层；以及在所述绝缘埋层上的半导体层，其中在所述第一导电材料层和第二导电材料层之间具有至少一个贯穿所述第二绝缘材料层以便连通所述第一导电材料层和第二导电材料层的第一导电通路，每一个第一导电通路的位置由要形成相应的一个第一组晶体管的区域限定。

【技术实现步骤摘要】

本专利技术涉及半导体制造
，更具体地说，涉及半导体衬底、具有该半导体衬底的集成电路以及它们的制造方法。
技术介绍
通常，集成电路(IC)包含形成在衬底上的NMOS (η型金属-氧化物-半导体)晶体管和PMOS (P型金属-氧化物-半导体)晶体管的组合。为了提高超大规模集成电路的效率并降低其制造成本，持续的趋势是减小器件的特征尺寸，尤其是栅电极的长度。然而，栅电极长度的减小会导致短沟道效应，从而降低半导体器件和整个集成电路的性能。绝缘体上娃(Silicon-on-Insulator, SOI)技术是在顶层娃和背衬底之间引入了一层埋氧化层(BOX)。由于埋氧化层的存在，实现了集成电路中元器件之间的完全的介质 隔离，因此S0I-CM0S集成电路从本质上避免了体硅CMOS电路中的寄生闩锁效应。而完全耗尽型SOI器件的短沟道效应较小，能自然形成浅结，泄露电流较小。因此，具有超薄SOI和双栅的全耗尽S0I-M0SFET吸引了广泛关注。为了调整阈值电压和抑制短沟道效应，在S0I-M0SFET器件中的超薄氧化物埋层下形成接地层(ground plane,有时该层也用于接半导体层)，并对该接地本文档来自技高网...

【技术保护点】
一种半导体衬底，用于在其上制造具有背栅的晶体管，所述半导体衬底包括：半导体基底；在所述半导体基底上的第一绝缘材料层；在所述第一绝缘材料层上的第一导电材料层；在所述第一导电材料层上的第二绝缘材料层；在所述第二绝缘材料层上的第二导电材料层；在所述第二导电材料层上的绝缘埋层；以及在所述绝缘埋层上的半导体层，其中在所述第一导电材料层和第二导电材料层之间具有至少一个贯穿所述第二绝缘材料层以便连通所述第一导电材料层和第二导电材料层的第一导电通路，每一个第一导电通路的位置由要形成相应的一个第一组晶体管的区域限定。

【技术特征摘要】

【专利技术属性】
技术研发人员：朱慧珑，骆志炯，尹海洲，钟汇才，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：