本发明专利技术公开了一种半导体器件及其制造方法，该半导体器件包括：SOI晶片，其包括半导体衬底、绝缘埋层和半导体层，所述绝缘埋层位于所述半导体衬底上，所述半导体层位于所述绝缘埋层上；在SOI晶片中形成的相邻的MOSFET，每个所述MOSFET包括形成于所述半导体衬底中的背栅和形成于所述背栅下方的背栅隔离区；以及浅沟槽隔离，形成在所述相邻的MOSFET之间以隔开该相邻的MOSFET；其中，每个MOSFET的背栅和背栅隔离区之间形成PN结。根据本发明专利技术的优选实施例，相邻的MOSFET的背栅隔离区之间形成PN结。相邻的MOSFET之间除了通过浅沟槽隔离实现背栅隔离之外，还进一步通过背栅和背栅隔离区中形成的PNPN结或NPNP结进行隔离，从而使得器件具有更好的绝缘效果，大大降低了半导体器件被意外击穿的可能性。
【技术实现步骤摘要】
本专利技术涉及一种，更具体地，涉及一种具有背栅隔离区的。
技术介绍
集成电路技术的一个重要发展方向是金属氧化物半导体场效应晶体管(MOSFET)的尺寸按比例缩小，以提高集成度和降低制造成本。然而，众所周知的是随着MOSFET的尺寸减小会产生短沟道效应。随着MOSFET的尺寸按比例缩小，栅极的有效长度减小，使得实际上由栅极电压控制的耗尽层电荷的比例减少，从而阈值电压随沟道长度减小而下降。在MOSFET中，一方面希望提高器件的阈值电压以抑制短沟道效应，另一方面也可能希望减小器件的阈值电压以降低功耗，例如在低电压供电应用、或同时使用P型和N型·MOSFET的应用中。沟道掺杂是调节阈值电压的已知方法。然而，如果通过增加沟道区的杂质浓度来提高器件的阈值电压，则载流子的迁移率变小，引起器件性能变劣。并且，沟道区中高掺杂的离子可能与源区和漏区和沟道区邻接区域的离子中和，使得所述邻接区域的离子浓度降低，引起器件电阻增大。Yan 等人在"Scaling the Si MOSFET :From bulk to SOI to bulk" , IEEETrans. Fleet. Dev.，Vol. 39, p. 1704，1992年7月中提出，在SOI型(绝缘层上半导体)MOSFET中，通过在绝缘埋层的下方设置接地面(即接地的背栅)抑制短沟道效应。在晶片上集成多个MOSFET的情形下，可以在每个MOSFET的绝缘埋层下面设置背栅，各背栅施加有不同偏置电场以分别调节各个MOSFET的阈值电压。但是，在器件尺寸不断减小的趋势下，要保证相邻MOSFET器件的背栅之间的电绝缘成为当前亟待解决的问题。进一步，要保证相邻MOSFET器件的导电通道之间的电绝缘也变得困难。
技术实现思路
本专利技术的目的是提供一种具有背栅隔离区的。该半导体器件在背栅的下面还形成有背栅隔离区，使得相邻MOSFET的背栅导电通道通过背栅和背栅隔离区形成的PNPN结或NPNP结实现电绝缘。根据本专利技术的一方面，提供了一种半导体器件，所述半导体器件包括S0I晶片，其包括半导体衬底、绝缘埋层和半导体层，所述绝缘埋层位于所述半导体衬底上，所述半导体层位于所述绝缘埋层上；在301晶片中形成的相邻的M0SFET，每个所述MOSFET包括形成于所述半导体衬底中的背栅和形成于所述背栅下方的背栅隔离区；以及浅沟槽隔离，形成在所述相邻的MOSFET之间以隔开该相邻的MOSFET ;其中，每个MOSFET的背栅和背栅隔离区之间形成PN结。优选地，相邻的MOSFET的背栅隔离区之间形成PN结。其中，所述浅沟槽隔离包括向下延伸至半导体衬底中的第一部分，用于隔开相邻的MOSFET的背栅；在绝缘埋层上方横向延伸的第二部分，用于隔开相邻的MOSFET的半导体层以限定MOSFET的有源区域；所述第一部分的宽度小于所述第二部分的宽度。可选的，所述浅沟槽隔离仅在绝缘埋层上方横向延伸，用于隔开相邻的MOSFET的半导体层以限定MOSFET的有源区域。进一步，所述浅沟槽隔离还可以包括向下延伸至半导体衬底表面的部分。可选的，所述背栅邻接于所述绝缘埋层。可选的，所述背栅与所述绝缘埋层相隔一定距离。其中，每个所述MOSFET还包括栅叠层，位于所述半导体层上；源区和漏区，形成于所述半导体层中且位于所述栅叠层外侧；沟道区，形成于所述半导体层中且夹在所述源区和漏区之间。 其中，每个所述MOSFET还包括与所述源区和漏区电连接的源/漏导电通道，以及与所述背栅电连接的背栅导电通道。根据本专利技术的另一方面，提供了一种半导体器件的制造方法，所述方法包括以下步骤提供SOI晶片，所述SOI晶片包括半导体衬底、绝缘埋层和半导体层，所述绝缘埋层位于所述半导体衬底上，所述半导体层位于所述绝缘埋层上；在SOI晶片中形成浅沟槽隔离以隔开相邻的MOSFET ;在501晶片中形成相邻的M0SFET，每个所述MOSFET包括形成于所述半导体衬底中的背栅和形成于所述背栅下方的背栅隔离区，并且，每个MOSFET的背栅和背栅隔离区之间形成PN结。优选地，相邻的MOSFET的背栅隔离区之间形成PN结。其中，所述形成相邻的MOSFET步骤包括用第一掺杂剂对所述半导体衬底的第一区域进行较深的第一离子注入以在半导体衬底的较深位置形成第一 MOSFET的背栅隔离区；用第二掺杂剂对所述半导体衬底的第一区域进行较浅的第二离子注入以在半导体衬底的较浅位置形成所述第一 MOSFET的背栅，所述第二掺杂剂与所述第一掺杂剂是相反的类型。进一步，所述形成相邻的MOSFET步骤还包括用第三掺杂剂对所述半导体衬底的与第一区域相邻的第二区域进行较深的第三离子注入以在半导体衬底的较深位置形成第二 MOSFET的背栅隔离区；用第四掺杂剂对所述半导体衬底的第二区域进行较浅的第四离子注入以在半导体衬底的较浅位置形成第二 MOSFET的背栅，所述第三掺杂剂与所述第一掺杂剂是相反的类型，所述第四掺杂剂与所述第一掺杂剂是相同的类型。其中，所述形成浅沟槽隔离的步骤包括对SOI晶片进行构图以形成浅沟槽隔离的第一部分，该第一部分向下延伸至半导体衬底中以达到隔开相邻的MOSFET的背栅的深度；继续对SOI晶片进行构图以形成浅沟槽隔离的第二部分，该第二部分在绝缘埋层上方横向延伸以隔开相邻的MOSFET的半导体层；所述第一部分的宽度小于所述第二部分的宽度。可选的，所述形成浅沟槽隔离的步骤可以仅对SOI晶片进行构图以形成浅沟槽隔离在绝缘埋层上方横向延伸的部分，该部分用于隔开相邻的MOSFET的半导体层。进一步，在形成浅沟槽隔离在绝缘埋层上方横向延伸的部分之前，还包括对SOI晶片进行构图以形成浅沟槽隔离向下延伸至半导体衬底表面的部分的步骤。其中，所述形成相邻的MOSFET的步骤包括在所述半导体层上形成栅叠层；在所述半导体层中位于所述栅叠层外侧形成源区和漏区。其中，所述形成相邻的MOSFET的步骤包括形成与所述源区和漏区电连接的源/漏导电通道；以及形成与所述背栅电连接的背栅导电通道。如上所述，本专利技术形成了一种具有背栅隔离区的M0SFET，该MOSFET器件在背栅的下面还形成有背栅隔离区，背栅及背栅隔离区具有不同的掺杂类型和偏置电场，并且相邻MOSFET器件之间的背栅和背栅隔离区也具有不同的掺杂类型和偏置电场。结果，使得相邻MOSFET器件之间除了通过浅沟槽隔离实现背栅隔离之外，还进一步通过相邻MOSFET器件的背栅及背栅隔离区中形成的PNPN结或NPNP结进行隔离。进而，使得相邻MOSFET器件的背栅导电通道之间通过PNPN结或NPNP结实现电绝缘。相比于现有技术的M0SFET，这种器件结构具有更好的绝缘效果，大大降低了器件被意外击穿的可能性。此外，在浅沟槽隔离没有延伸到半导体衬底中的情况下，由于可以在浅沟槽隔离两侧的MOSFET的背栅上施加相同电压，因而在半导体器件上可以只设置一个背栅导电通道，从而能够节省背栅导电通道的数量和占用面积，进而简化工艺流程，节省了费用。 附图说明图I至图13示意性地示出了根据本专利技术的制造半导体器件的方法的各个步骤的截面图。图14显示了本专利技术半导体器件的另一变型例的结构示意图。具体实施例方式以下将参照附图更详细地描述本专利技术。在各个附图中，为了清楚起见，附图中的各个部分没有按比例本文档来自技高网...
【技术保护点】
一种半导体器件，所述半导体器件包括：SOI晶片，其包括半导体衬底、绝缘埋层和半导体层，所述绝缘埋层位于所述半导体衬底上，所述半导体层位于所述绝缘埋层上；在SOI晶片中形成的相邻的MOSFET，每个所述MOSFET包括形成于所述半导体衬底中的背栅和形成于所述背栅下方的背栅隔离区；以及浅沟槽隔离，形成在所述相邻的MOSFET之间以隔开该相邻的MOSFET；其中，每个MOSFET的背栅和背栅隔离区之间形成PN结。
【技术特征摘要】
【专利技术属性】
技术研发人员：朱慧珑，梁擎擎，骆志炯，尹海洲，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：
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