具有金属栅极的半导体器件上的制造电容器方法及电容器技术

本发明专利技术公开了一种在具有金属栅极的半导体器件上制作嵌入式电容器的方法，本发明专利技术将嵌入式MIM电容器的制作过程在半导体衬底上制作CMOS器件的前段工艺完成，也就是在制作金属栅极时，采用相同的光刻和刻蚀工艺同时在STI区域形成MIM电容器的底部电极，在制作金属栅极上方的金属塞的同时制作嵌入式MIM电容器的介电层及顶部电极，这样，就不需要再独立于半导体衬底上制作CMOS器件，制作嵌入式MIM电容器，因此，本发明专利技术提供的方法在半导体衬底上制作金属栅极的同时制作嵌入式MIM电容器，过程简单，减少时间及成本。

【技术实现步骤摘要】

本专利技术涉及半导体器件的制作技术，特别涉及一种具有金属栅极的半导体器件上的制作电容器方法及电容器。
技术介绍
目前，半导体制造工业主要在硅衬底的晶片(wafer)器件面上生长器件，例如，互补型金属氧化物半导体(CMOS)器件。现在普遍采用双阱CMOS工艺在硅衬底上同时制作导电沟道为空穴的P型沟道金属氧化物半导体场效应管(MOSFET)和导电沟道为电子的η型沟道M0SFET，具体步骤为首先，将硅衬底中的不同区域通过掺杂分别成为以电子为多数载流子的(η型)硅衬底和以空穴为多数载流子的(P型)硅衬底之后，在η型硅衬底和P型硅衬底之间制作浅沟槽隔离(STI) 101，然后在STI两侧用离子注入的方法分别形成空穴型掺杂扩散区(P阱)102和电子型掺杂扩散区(N阱)103，接着分别在P阱102和N阱103位置的wafer器件面依次制作由栅极电介质层104和金属栅105组成的层叠栅极，最后在P阱102和N阱103中分别制作源极和漏极，源极和漏极位于层叠栅极的两侧(图中未画出)，在P阱中形成η型沟道M0SFET，在N阱中形成ρ型沟道M0SFET，得到如图I所示的CMOS器件结构。传统的氮氧化合物/多晶硅层叠栅极，是以氮氧化物作为栅极电介质层，多晶硅作为栅极。随着半导体技术的发展，氮氧化合物/多晶硅层叠栅极的CMOS器件由于漏电流和功耗过大等问题，已经不能满足小尺寸半导体工艺的需要。因此，提出了以高介电系数(HK)材料作为栅极电介质层，以金属材料作为金属栅的金属栅极。在具有金属栅极的半导体器件上制作嵌入式电容器，特别是金属层-层间介质层-金属层(MIM,Metal-insulator-Metal)电容器的技术被广泛应用在半导体的集成电路中。目前，在具有金属栅极的半导体器件上制作嵌入式MM电容器是在后段工艺中完成的，也就是制作完半导体衬底的CMOS器件后，然后再在CMOS器件的STI区域上制作MM电容器。但是，在半导体衬底的CMOS器件的STI区域上制作嵌入式MM电容器时，也就是后段工艺制作嵌入式MM电容器时，需要先刻蚀掉STI区域上所沉积的材料；再沉积底部金属层，对底部金属层采用光刻和刻蚀工艺得到底部电极；再沉积介质层，对介质层采用光刻和刻蚀工艺得到介电层；最后沉积顶部金属层，对顶部金属层采用光刻和刻蚀工艺得到顶部电极。这需要多次的沉积工艺、光刻工艺和刻蚀工艺，才能在STI区域上形成MM电容器，这个过程比较复杂，且增加了实现时间及成本。
技术实现思路
有鉴于此，本专利技术提供一种具有金属栅极的半导体器件上的制作电容器方法及电容器，能够在半导体衬底上制作金属栅极的同时制作嵌入式MM电容器，过程简单，减少时间及成本。本专利技术的技术方案是这样实现的一种在具有金属栅极的半导体器件上制作电容器的方法，该方法包括提供具有CMOS器件的半导体衬底，该CMOS器件包括金属栅极、在沟槽隔离STI上的MIM电容器的底部电极、以及第一介质层，所述在STI上的MIM电容器的底部电极和金属栅极同时制作并位于同一层；在半导体衬底的CMOS器件面上依次沉积第一刻蚀停止层和第二介质层，所述第一刻蚀停止层为MIM电容器的介电层；采用光刻工艺在第二介质层上形成具有嵌入式MM电容器顶部电极图案、MIM电容器底部电极的金属塞及CMOS器件的金属塞图案的掩膜层，然后以该掩膜层为遮挡，对第二介质层刻蚀，刻蚀到第一刻蚀停止层为止，在第二介质层中形成嵌入式MIM电容器的顶部电极通孔、MIM电容器底部电极的金属塞通孔及CMOS器件的金属塞通孔；采用光刻工艺在半导体衬底上的CMOS器件表面形成具有CMOS器件的有源区金属塞图案的掩膜层，然后以该掩膜层为遮挡，对第一介质层继续刻蚀，形成连通有源区的金属塞通孔，对第一刻蚀停止层继续刻蚀，形成连通金属栅极的金属塞通孔及连通MIM电容器的底部电极的金属塞通孔；在半导体衬底上的CMOS器件表面沉积金属层，抛光到第二介质层，在半导体衬底的CMOS器件面上形成嵌入式MM电容器及CMOS器件的金属塞。所述金属栅极的材料为铝、钨、铬、铜、金、氮化钛、钛、氮化钽或钽。所述第一刻蚀停止层的材料为氮化硅、氧化硅-氮化硅-氧化硅复合层、氧化硅或高介电常数材料。所述高介电常数材料为二氧化铪Hf02、氧化硅铪HfSiO或氮氧化硅铪HfSiNO。所述金属层的材料为铜或钨。所述对第一刻蚀停止层继续刻蚀，形成连通金属栅极的金属塞通孔及连通MIM电容器的底部电极的金属塞通孔采用过刻蚀方式、或者光刻和刻蚀方式形成。一种具有金属栅极的半导体器件上的电容器，该电容器包括底部电极、介电层及顶部电极，其中，底部电极在所提供具有CMOS器件的半导体衬底的STI结构上方，与CMOS器件的金属电极同时制作且位于同一层；介电层为具有CMOS器件的半导体的第一刻蚀停止层；顶部电极与具有CMOS器件的半导体的金属栅极的金属塞同时制作且位于同一层；所述电容器还包括连通MM电容器的底部电极的金属塞，与与具有CMOS器件的半导体的金属栅极的金属塞同时制作且位于同一层。从上述方案可以看出，本专利技术将嵌入式MM电容器的制作过程在半导体衬底上制作CMOS器件的前段工艺完成，也就是在制作金属栅极时，采用相同的光刻和刻蚀工艺同时在STI区域形成MIM电容器的底部电极,在制作金属栅极上方的金属塞的同时制作嵌入式MIM电容器的介电层及顶部电极，这样，就不需要再独立于半导体衬底上制作CMOS器件，制作嵌入式MM电容器，这样，就不需要再独立于半导体衬底上制作CMOS器件，制作嵌入式MIM电容器，因此，本专利技术提供的方法及电容器在半导体衬底上制作金属栅极的同时制作嵌入式MIM电容器，过程简单，减少时间及成本。附图说明图I为现有技术的CMOS器件剖面结构示意图；图2为本专利技术提供的在具有金属栅极的半导体器件上制作嵌入式MM电容器的方法流程图；图3a 图3f为本专利技术提供的在具有金属栅极的半导体器件上制作嵌入式MM电容器的过程剖面结构示意图。具体实施例方式为使本专利技术的目的、技术方案及优点更加清楚明白，以下参照附图并举实施例，对本专利技术作进一步详细说明。本专利技术在半导体衬底上制作CMOS器件时，也就是半导体制作的前段工艺制作嵌入式MIM电容器。具体地在制作金属栅极时，采用相同的光刻和刻蚀工艺同时在STI区域形成MIM电容器的底部电极,在制作金属栅极上方的金属塞的同时制作嵌入式MIM电容器的介电层及顶部电极，这样，就不需要再独立于半导体衬底上制作CMOS器件，制作嵌入式MIM电容器。因此，本专利技术提供的方法及电容器在半导体衬底上制作金属栅极的同时制作嵌入式MIM电容器，过程简单，减少时间及成本。图2为本专利技术提供的在具有金属栅极的半导体器件上制作嵌入式MM电容器的方法流程图，结合图3a 图3f所示的本专利技术提供的在具有金属栅极的半导体器件上制作嵌入式MIM电容器的过程剖面结构示意图，进行具体说明步骤201、在半导体衬底11上形成CMOS器件结构，该CMOS器件结构包括金属栅极22、源极及漏极，在金属栅极22上还具有侧墙33，在CMOS器件结构中具有第一介质层44，在STI结构的上方，制作金属栅极22的同时制作了底部电极23，该底部电极23为MM电容器的底部电极，如图3a所不；在本步骤中，在金属栅极22下方还具有高介电常数的栅氧本文档来自技高网...

【技术保护点】
一种在具有金属栅极的半导体器件上制作电容器的方法，该方法包括：提供具有CMOS器件的半导体衬底，该CMOS器件包括金属栅极、在沟槽隔离STI上的MIM电容器的底部电极、以及第一介质层，所述在STI上的MIM电容器的底部电极和金属栅极同时制作并位于同一层；在半导体衬底的CMOS器件面上依次沉积第一刻蚀停止层和第二介质层，所述第一刻蚀停止层为MIM电容器的介电层；采用光刻工艺在第二介质层上形成具有嵌入式MIM电容器顶部电极图案、MIM电容器底部电极的金属塞及CMOS器件的金属塞图案的掩膜层，然后以该掩膜层为遮挡，对第二介质层刻蚀，刻蚀到第一刻蚀停止层为止，在第二介质层中形成嵌入式MIM电容器的顶部电极通孔、MIM电容器底部电极的金属塞通孔及CMOS器件的金属塞通孔；采用光刻工艺在半导体衬底上的CMOS器件表面形成具有CMOS器件的有源区金属塞图案的掩膜层，然后以该掩膜层为遮挡，对第一介质层继续刻蚀，形成连通有源区的金属塞通孔，对第一刻蚀停止层继续刻蚀，形成连通金属栅极的金属塞通孔及连通MIM电容器的底部电极的金属塞通孔；在半导体衬底上的CMOS器件表面沉积金属层，抛光到第二介质层，在半导体衬底的CMOS器件面上形成嵌入式MIM电容器及CMOS器件的金属塞。...

【技术特征摘要】

【专利技术属性】
技术研发人员：洪中山，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：