提高MOS器件窄宽度效应的方法技术

本发明专利技术提供一种提高MOS器件窄宽度效应的方法，通过在所述浅沟槽隔离结构的绝缘氧化层表层中注入离子，快速退火后在半导体衬底和浅沟槽隔离结构的接触界面形成一层掺杂阻挡层，阻挡了半导体衬底中，特别是窄宽度沟道区域中的离子侵蚀到浅沟槽隔离结构的绝缘氧化层中，从而提高MOS器件窄宽度效应，改善阈值电压的分布，提高载流子迁移率，降低寄生结电容。

【技术实现步骤摘要】

本专利技术涉及半导体制造领域，尤其涉及一种提高MOS器件窄宽度效应的方法。
技术介绍
浅沟槽隔离(Shallow Trench Isolation, STI)具有优异的隔离性能、平坦的表面形状、良好的抗锁定性能、几乎为零的场侵蚀、较小的漏电流和结电容等特点，现已成为CMOS器件制造工艺的主流隔离技术。通常，在CMOS器件工艺中，器件的阈值电压Vt随着沟道宽度的变窄而增大，即窄宽度效应(narrow width effect);但是在浅沟槽隔离工艺中,器件的阈值电压Vt随着沟道宽度的变窄而滚降，称为反窄宽度效应(reverse narrow width effect)。随着CMOS器件尺寸不断缩小，特别是进入到65nm及以下节点，反窄宽度效应已经成为制约小尺寸器件性能的重要因素。在目前的CMOS器件制作过程中，有源区注入的硼离子通过STI结构边缘和半导体衬底内界面对STI结构的侵蚀以及STI结构本身引发有源区注入离子的各向异性扩散效应，造成后续形成的CMOS器件有严重的反窄宽度效应，导致阈值电压变化大，器件寄生电容增加，工作速度下降。因此，提供一种能够提高MOS器件窄宽度效应的方法，是本领域技术人员亟待解决的一个技术问题。
技术实现思路
本专利技术的目的在于提供一种提高MOS器件窄宽度效应的方法，能改善阈值电压的分布，提高载流子迁移率，降低寄生结电容。为解决上述问题，本专利技术提出一种提高MOS器件窄宽度效应的方法，该方法包括如下步骤提供具有浅沟槽的半导体衬底，所述浅沟槽内壁形成有衬氧化层；向所述浅沟槽中填充绝缘氧化层，并平坦化所述绝缘氧化层形成浅沟槽隔离结构；在所述半导体衬底上形成暴露出所述浅沟槽隔离结构的图案化掩膜层；以所述图案化掩膜层为掩膜，向所述浅沟槽隔离结构的表层注入离子；移除所述图案化掩膜层并快速退火，在所述浅沟槽隔离结构中形成掺杂阻挡层。进一步的，采用等离子体注入和反冲注入工艺向所述浅沟槽隔离结构的表层注入离子。进一步的，所述MOS器件为NMOS器件时，向所述浅沟槽隔离结构的表层注入的离子包括硼离子、氟化硼离子和铟离子中的至少一种。进一步的，所述硼离子、氟化硼离子或铟离子注入的能量为IKeV 50KeV，剂量为1E15 lE16/cm2。进一步的，所述MOS器件为NMOS器件时，向所述浅沟槽隔离结构的表层注入的离子还包括锗离子或氙离子。进一步的，所述锗离子或氙离子注入的能量为IKeV IOKeV,剂量为5E14 5E15/cm2。进一步的，所述快速退火的温度800°C 1000°C，时间为30min 120min。进一步的，所述快速退火的温度1000°C 1300°C，时间为IOs lmin，温度梯度为500C /s 250°C /s。进一步的，采用高深宽比工艺刻蚀所述半导体衬底形成浅沟槽。进一步的，形成浅沟槽之前，还包括在所述半导体衬底上依次形成垫氧化层和腐蚀阻挡层。 进一步的，所述腐蚀阻挡层为氮化硅层。进一步的，采用高深宽比工艺向所述浅沟槽中填充绝缘氧化层。进一步的，采用高密度等离子化学气相沉积工艺向所述浅沟槽中填充绝缘氧化层。与现有技术相比，本专利技术提供的提高MOS器件窄宽度效应的方法，通过在所述浅沟槽隔离结构的绝缘氧化层表层中注入离子，快速退火后在半导体衬底和浅沟槽隔离结构的接触界面形成一层掺杂阻挡层，阻挡了半导体衬底中，特别是窄宽度沟道区域中的离子侵蚀到浅沟槽隔离结构的绝缘氧化层中，从而提高MOS器件窄宽度效应，改善阈值电压的分布，提高载流子迁移率，降低寄生结电容。附图说明图I是本专利技术一实施例的提高MOS器件窄宽度效应的方法流程图；图2A至2G是本专利技术一实施例的提高MOS器件窄宽度效应的方法中各步骤对应的器件的剖面结构示意图。具体实施例方式本专利技术提供一种提高MOS器件窄宽度效应的方法，该方法包括如下步骤提供具有浅沟槽的半导体衬底，所述浅沟槽内壁形成有衬氧化层；向所述浅沟槽中填充绝缘氧化层，并平坦化绝缘氧化层形成浅沟槽隔离结构；在所述半导体衬底上形成暴露出所述浅沟槽隔离结构的图案化掩膜层；以所述图案化掩膜层为掩膜，向所述浅沟槽隔离结构的表层注入离子；移除所述图案化掩膜层并快速退火，在浅沟槽隔离结构中形成掺杂阻挡层。以下结合附图和具体实施例对本专利技术提出的自对准沟道MOS晶体管的制造方法作进一步详细说明。如图I所示，本实施例由SlOl至S107所示步骤完成，下面结合图2A 2G所示的剖面结构示意图对上述提高MOS器件窄宽度效应的方法作详细的描述。S101，提供半导体衬底，在所述半导体衬底上依次形成垫氧化层和腐蚀阻挡层。请参考图2A,提供半导体衬底200,所述半导体衬底200可以为娃、绝缘体上娃、错等半导体材料。在半导体衬底200上可以通过热氧化法形成垫氧化层201，所述垫氧化层201可以为氧化硅。之后，可以采用低压化学气相沉积或等离子体辅助沉积法在垫氧化层201上形成腐蚀阻挡层202，用于后续刻蚀过程中保护垫氧化层201，所述腐蚀阻挡层202可以为氮化硅。S102，依次刻蚀所述腐蚀阻挡层、垫氧化层和部分半导体衬底形成浅沟槽。请参考图2B，本步骤中，首先旋涂光刻胶层(未图示)，再对所述光刻胶层进行曝光显影后，定义出浅沟槽图形。然后以图形化的光刻胶层为掩膜，采用干法刻蚀和高深宽比工艺(HARP)依次刻蚀所述腐蚀阻挡层202、垫氧化层201和部分半导体衬底200，以形成浅沟槽203a。采用高深宽比工艺(HARP)形成的浅沟槽203a，形貌可以为上宽下窄的V形或倒梯形，为后续形成前沟槽隔离结构是填充绝缘氧化物提供了良好的基础。 S103，在所述浅沟槽内壁形成衬氧化层。请参考图2C，可以采用化学气相沉积法向浅沟槽203a内沉积氧化硅形成衬氧化层204 ;也可以采用热氧化法，氧化浅沟槽203a内的半导体衬底200的硅材料，形成覆盖所述浅沟槽内壁的衬氧化层204。S104，向所述浅沟槽中填充绝缘氧化层，平坦化所述绝缘氧化层至所述腐蚀阻挡层顶部，形成浅沟槽隔离结构。请参考图2D，可以向形成有衬氧化层204的浅沟槽203b中沉积常规的用在浅沟槽隔离中的绝缘材料，以获得填满浅沟槽203b的绝缘氧化层203，例如，绝缘材料可以由选自03-TE0S (正硅酸乙酯)、HDP (高密度等离子体)、SA (亚气氛)CVD的氧化物组成的氧化物构成，也可以为二氧化硅。优选的，填充时采用高深宽比工艺或高密度等离子体化学气相沉积(HDPCVD)工艺向所述浅沟槽中填充绝缘氧化层。然后，平坦化所述绝缘氧化层至所述腐蚀阻挡层202顶部，形成浅沟槽隔离结构，浅沟槽隔离结构包括衬氧化层204和填充并平坦化的绝缘层203。S105，在所述腐蚀阻挡层上形成暴露出所述浅沟槽隔离结构的图案化掩膜层。请参考图2E，可以通过在所述腐蚀阻挡层202上旋涂光刻胶层并图案化，以形成暴露出所述浅沟槽隔离结构的图案化掩膜层205。S106,以所述图案化掩膜层为掩膜，向所述浅沟槽隔离结构的表层注入离子。请参考图2F，以所述图案化掩膜层205为掩膜，向所述浅沟槽隔离结构的表层注入离子。优选的，可以采用等离子体注入和反冲注入工艺向所述浅沟槽隔离结构的表层注入离子。当所述MOS器件为NMOS器件时，向所述浅沟槽隔离结构的表层注入的离子206a包括硼离子、氟化硼本文档来自技高网...

【技术保护点】
一种提高MOS器件窄宽度效应的方法，其特征在于，包括：提供具有浅沟槽的半导体衬底，所述浅沟槽内壁形成有衬氧化层；向所述浅沟槽中填充绝缘氧化层，并平坦化所述绝缘氧化层形成浅沟槽隔离结构；在所述半导体衬底上形成暴露出所述浅沟槽隔离结构的图案化掩膜层；以所述图案化掩膜层为掩膜，向所述浅沟槽隔离结构的表层注入离子；移除所述图案化掩膜层并快速退火，在所述浅沟槽隔离结构中形成掺杂阻挡层。

【技术特征摘要】
1.一种提高MOS器件窄宽度效应的方法，其特征在于，包括 提供具有浅沟槽的半导体衬底，所述浅沟槽内壁形成有衬氧化层； 向所述浅沟槽中填充绝缘氧化层，并平坦化所述绝缘氧化层形成浅沟槽隔离结构； 在所述半导体衬底上形成暴露出所述浅沟槽隔离结构的图案化掩膜层； 以所述图案化掩膜层为掩膜，向所述浅沟槽隔离结构的表层注入离子； 移除所述图案化掩膜层并快速退火，在所述浅沟槽隔离结构中形成掺杂阻挡层。2.如权利要求I所述的提高MOS器件窄宽度效应的方法，其特征在于，采用等离子体注入和反冲注入工艺向所述浅沟槽隔离结构的表层注入离子。3.如权利要求2所述的提高MOS器件窄宽度效应的方法，其特征在于，所述MOS器件为NMOS器件时，向所述浅沟槽隔离结构的表层注入的离子包括硼离子、氟化硼离子和铟离子中的至少一种。4.如权利要求3所述的提高MOS器件窄宽度效应的方法，其特征在于，所述硼离子、氟化硼离子或铟离子注入的能量为IKeV 50KeV，剂量为1E15 lE16/cm2。5.如权利要求3所述的提高MOS器件窄宽度效应的方法，其特征在于，所述MOS器件为NMOS器件时，向所述浅沟槽隔离结构的表层注入的离子还包括锗离子或氙离子。6.如权利要求5所述的提...

【专利技术属性】
技术研发人员：赵猛，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：