应用双层引线框架的堆叠式功率半导体器件及其制备方法技术

本发明专利技术涉及一种倒装芯片的功率半导体器件及方法，更确切的说，本发明专利技术涉及一种利用倒装芯片的封装方式并应用双层引线框架的所制备的包含金属氧化物半导体场效应晶体管的堆叠式功率半导体器件及其制造方法。主要是将多个第一芯片与第一引线框架连接，同时将多个第二芯片与第二引线框架连接，并利用联接片连接第一芯片背面的电极至第一引线框架所包含的部分底层基座上，翻转第一引线框架之后与第二引线框架进行堆叠封装，再进行切割，旨在使所获得的堆叠式功率半导体器件所容纳的芯片尺寸最大或堆叠式功率半导体器件的封装体最小。

【技术实现步骤摘要】
本专利技术一般涉及一种倒装芯片的功率半导体器件及方法，更确切的说，本专利技术涉及一种利用倒装芯片的封装方式并应用双层引线框架的所制备的包含金属氧化物半导体场效应晶体管的堆叠式功率半导体器件及其制造方法。
技术介绍
随着集成电路相关制造工艺的发展以及芯片按照比例尺寸缩小的趋势，器件热传导工程在半导体工艺和器件性能改善方面所起的作用越来越明显，如何使最终所获得的封装体具有最小尺寸，或者说使内部封装的晶片尺寸最大，这是对半导体行业的一个挑战。在一些特殊的芯片类型上，如一些应用于功率芯片上的DC-DC器件，通常将N型的高端和低端 晶体管封装在同一封装体内。通常，在半导体器件的复杂制备工艺流程中，尤其是封装过程中，芯片存在各种各样的热传导设计方式，由于器件尺寸的逐步缩小，很多散热方式相对较佳的封装形式对器件的性能是有改善的。图I及图2A-2E是在当前技术中一种将两个芯片封装在一个堆叠式半导体器件内的透视结构示意图，图2A是图I中封装体100沿A-A线的横截面结构示意图，图2B是图I中封装体100沿B-B线的横截面结构示意图，图2C是图I中封装体100沿C-C线的横截面结构示意图。图I是封装体100的俯视透视示意图，顶层金属片IOlaUOlb与图2A-2B中的第一芯片111正面的电极电性连接，该金属片IOlaUOlb作为电极导出端子的同时还用于散热。图2B-2C中金属片102a、102b位于第一芯片111之下并与第一芯片111背面的部分电极电性连接，同时金属片102a、102b还与第二芯片112正面的电极电性连接，而第二芯片112背面的电极则与底层金属片103焊接，金属片103不仅是连接芯片112的电极至外界的信号端子，还作为散热片。图2E是封装体100的仰视结构示意图，引脚103a、103b、103c、103d分布在金属片103的四周，并且引脚103a连接在金属片103上。参见图2C，其中引脚103b、103d分别通过具有向上延伸并大概靠近金属片102a所在平面的延伸部分103e、103f而与金属片101a、IOlb焊接。为了便于解释和简洁的进行示意，将第一芯片111的电极与金属片101a、101b、102a焊接的焊接材料在图2A-2C中并未进行图示，同样将第二芯片112的电极与金属片102a、102b、103a焊接的焊接材料在图2A-2C中并未进行图示。另外，金属片IOla与金属片IOlb具有垂直方向上的高度差,金属片IOla与金属片IOlb并不处于同一平面。因此，图2D所示的封装体100的俯视结构中，金属片IOlb所在的位置低于金属片IOla所在位置，所以金属片IOlb被塑封在封装体100内，而金属片IOla的顶面则外露于封装体100的塑封料之外。在图2B中，为了避免金属片102b触及到第一芯片111的背面，还设置了与金属片102b在垂直方向上的位置比金属片102a的位置低。实际上，上述案例在封装体的器件热性能和电性能上并未达到最佳，尤其是针对应用于功率器件的垂直式半导体器件类型而言。基于将两个芯片或更多的芯片进行堆叠封装，以求所获得的封装体的芯片尺寸最大或封装体最小，提出了本专利技术所提供的各种实施例，主要包括半导体的封装结构和制备该类结构的制备流程方法。
技术实现思路
鉴于上述所提及的问题，本专利技术提出了一种应用双层引线框架的堆叠式功率半导体器件，包括一底层基座、一联接片及一顶层基座；以及一第一芯片及一第二芯片； 其中，底层基座进一步包含第一基座及设置在第一基座附近并与第一基座分离断开的第二基座、第三基座，且第一芯片倒装连接(或焊接)在第一基座与第二基座上；以及所述联接片堆叠在第一芯片上，且联接片的底面与第一芯片的背面连接，联接片还包含与联接片连接并向下弯折的一第一延伸结构，该第一延伸结构延伸至第三基座的顶面并与之连接；以及所述顶层基座所包含的第五基座靠近顶层基座所包含的第四基座，第四基座、第五基座彼此分离断开，第四基座堆叠在第二芯片上，第二芯片的背面与第四基座的顶面连接，且第二芯片倒装连接在联接片上；以及联接片所设置的一个缺口延展至第二芯片正面的部分电极之下，并进一步利用一键合引线将第二芯片位于缺口处的该部分电极电性连接到延伸至所述缺口上方的第五基座的顶面上，所述键合引线位于该缺口中。上述的应用双层引线框架的堆叠式功率半导体器件，其中，所述第一芯片的第一电极、第二电极均设置在第一芯片的正面，第一芯片的第三电极设置在第一芯片的背面；以及第二芯片的第一电极、第二电极均设置在第二芯片的正面，第二芯片的第三电极设置在第二芯片的背面。上述的应用双层引线框架的堆叠式功率半导体器件，其中，所述第一基座的顶面设置有凸出于第一基座顶面的第一基岛区，第二基座的顶面设置有凸出于第二基座顶面的第二基岛区；以及联接片的顶面设置有凸出于联接片顶面的第三基岛区。上述的应用双层引线框架的堆叠式功率半导体器件，其中，所述第一基岛区与第一芯片的第一电极连接，第二基岛区与第一芯片的第二电极连接，第三基岛区与第二芯片的第一电极连接；以及所述第二芯片位于缺口处的该部分电极为第二芯片的第二电极，所述键合引线将第二芯片的第二电极电性连接到延伸至所述缺口上方的第五基座的顶面上。上述的应用双层引线框架的堆叠式功率半导体器件，其中，所述第四基座还包含与第四基座连接并向下弯折的一第二延伸结构，所述第五基座还包含与第五基座连接并向下弯折的一第三延伸结构；并且所述第二、第三延伸结构延伸至底层基座所在的平面，用于使连接在第二、第三延伸结构上的引脚与连接在第二基座、第三基座上的引脚位于同一平面。上述的应用双层引线框架的堆叠式功率半导体器件，其中，所述第一芯片为一低端的M0SFET，所述第二芯片为一高端的MOSFET ;并且第一芯片的第一电极为源极、第一芯片的第二电极为栅极，第一芯片的第三电极为漏极，以及第二芯片的第一电极为源极、第二芯片的第二电极为栅极，第三芯片的第三电极为漏极。上述的应用双层引线框架的堆叠式功率半导体器件，其中，所述第一基岛区、第三基岛区均为L型的立体结构。上述的应用双层引线框架的堆叠式功率半导体器件，其中，所述第一芯片通过连接凸块倒装连接在第一基座与第二基座上，第二芯片通过连接凸块倒装连接在联接片上。上述的应用双层引线框架的堆叠式功率半导体器件，其中，所述第四基座、第五基座位于同一平面。本专利技术还提供一种应用双层引线框架制备堆叠式功率半导体器件的方法，主要包括以下步骤提供一包含多个底层基座的第一引线框架；将多个第一芯片相对应的倒装连接在第一引线框架所包含的多个底层基座上；将多个联接片相对应的堆叠在所述多个第一芯片上并分别与第一芯片连接；提供一包含多个顶层基座的第二引线框架；将多个第二芯片相对应的连接在第二引线框架所包含的多个顶层基座上；翻转所述第二引线框架，并将多个第二芯片相对应的倒装连接在多个联接片上；利用塑封料塑封所述第一引线框架、多 个第一芯片、多个联接片、第二引线框架、多个第二芯片；对塑封料及第一引线框架、第二引线框架进行切割。上述的方法，其中，底层基座由第一基座、第二基座、第三基座所构成，并且第二基座、第三基座设置在第一基座附近并与第一基座分离断开。上述的方法，所述联接片还包含与联接片连接并向下弯折的一第一延伸结构，在将多个联接片相对应的堆叠在本文档来自技高网...

【技术保护点】
一种应用双层引线框架的堆叠式功率半导体器件，其特征在于，包括：一底层基座、一联接片及一顶层基座；以及一第一芯片及一第二芯片；其中，底层基座进一步包含第一基座及设置在第一基座附近并与第一基座分离断开的第二基座、第三基座，且第一芯片倒装连接在第一基座与第二基座上；以及所述联接片堆叠在第一芯片上，且联接片的底面与第一芯片的背面连接，联接片还包含与联接片连接并向下弯折的一第一延伸结构，该第一延伸结构延伸至第三基座的顶面并与之连接；以及所述顶层基座所包含的第五基座靠近顶层基座所包含的第四基座，第四基座、第五基座彼此分离断开，第四基座堆叠在第二芯片上，第二芯片的背面与第四基座的底面连接，且第二芯片倒装连接在联接片上；以及联接片所设置的一个缺口延展至第二芯片正面的部分电极之下，并进一步利用一键合引线将第二芯片位于缺口处的该部分电极电性连接到延伸至所述缺口上方的第五基座的底面上，所述键合引线位于该缺口中。

【技术特征摘要】
1.一种应用双层引线框架的堆叠式功率半导体器件，其特征在于，包括 一底层基座、一联接片及一顶层基座；以及 AA- -H-* LL -TL AA- ~· -H-* LL 一弟一心片及一弟一心片； 其中，底层基座进一步包含第一基座及设置在第一基座附近并与第一基座分离断开的第二基座、第三基座，且第一芯片倒装连接在第一基座与第二基座上；以及 所述联接片堆叠在第一芯片上，且联接片的底面与第一芯片的背面连接，联接片还包含与联接片连接并向下弯折的一第一延伸结构，该第一延伸结构延伸至第三基座的顶面并与之连接；以及 所述顶层基座所包含的第五基座靠近顶层基座所包含的第四基座，第四基座、第五基座彼此分离断开，第四基座堆叠在第二芯片上，第二芯片的背面与第四基座的底面连接，且第二芯片倒装连接在联接片上；以及 联接片所设置的一个缺口延展至第二芯片正面的部分电极之下，并进一步利用一键合引线将第二芯片位于缺口处的该部分电极电性连接到延伸至所述缺口上方的第五基座的底面上，所述键合弓I线位于该缺口中。2.如权利要求I所述的应用双层引线框架的堆叠式功率半导体器件，其特征在于，所述第一芯片包括有第一电极、第二电极，均设置在第一芯片的正面，第一芯片还包括有第三电极，设置在第一芯片的背面；以及 第二芯片包括有第一电极、第二电极，均设置在第二芯片的正面，第二芯片还包括有第三电极，设置在第二芯片的背面。3.如权利要求2所述的应用双层引线框架的堆叠式功率半导体器件，其特征在于，所述第一基座的顶面设置有凸出于第一基座顶面的第一基岛区，第二基座的顶面设置有凸出于第二基座顶面的第二基岛区；以及 联接片的顶面设置有凸出于联接片顶面的第三基岛区。4.如权利要求3所述的应用双层引线框架的堆叠式功率半导体器件，其特征在于，所述第一基岛区与第一芯片的第一电极连接，第二基岛区与第一芯片的第二电极连接，第三基岛区与第二芯片的第一电极连接；以及 所述第二芯片位于缺口处的该部分电极为第二芯片的第二电极，所述键合引线将第二芯片的第二电极电性连接到延伸至所述缺口上方的第五基座的底面上。5.如权利要求I所述的应用双层引线框架的堆叠式功率半导体器件，其特征在于，所述第四基座还包含与第四基座连接并向下弯折的一第二延伸结构，所述第五基座还包含与第五基座连接并向下弯折的一第三延伸结构；并且 所述第二、第三延伸结构延伸至底层基座所在的平面，用于使连接在第二、第三延伸结构上的引脚与连接在第二基座、第三基座上的引脚位于同一平面。6.如权利要求2所述的应用双层引线框架的堆叠式功率半导体器件，其特征在于，所述第一芯片为一低端的MOSFET，所述第二芯片为一高端的MOSFET ;并且 第一芯片的第一电极为源极、第一芯片的第二电极为栅极，第一芯片的第三电极为漏极，以及第二芯片的第一电极为源极、第二芯片的第二电极为栅极，第三芯片的第三电极为漏极。7.如权利要求3所述的应用双层引线框架的堆叠式功率半导体器件，其特征在于，所述第一基岛区、第三基岛区均为L型的立体结构。8.如权利要求I所述的应用双层引线框架的堆叠式功率半导体器件，其特征在于，所述第一芯片通过连接凸块倒装连接在第一基座与第二基座上，第二芯片通过连接凸块倒装连接在联接片上。9.如权利要求I所述的应用双层引线框架的堆叠式功率半导体器件，其特征在于，所述第四基座、第五基座位于同一平面。10.一种应用双层引线框架制备堆叠式功率半导体器件的方法，其特征在于，包括以下步骤 提供一包含多个底层基座的第一引线框架； 将多个第一芯片相对应的倒装连接在第一引线框架所包含的多个底层基座上； 将多个联接片相对应的堆叠在所述多个第一芯片上并分别与第一芯片连接； 提供一包含多个顶层基座的第二引线框架； 将多个第二芯片相对应的连接在第二引线框架所包含的多个顶层基座上； 翻转所述第二引线框架，并将多个第二芯片相对应的倒装连接在多个联接...

【专利技术属性】
技术研发人员：薛彦迅，何约瑟，哈姆扎·耶尔马兹，石磊，鲁军，赵良，
申请(专利权)人：万国半导体股份有限公司，
类型：发明
国别省市：