一种半导体器件的制作方法技术

本发明专利技术涉及一种半导体器件的制作方法，包括:提供衬底，且衬底上形成待刻蚀层；在待刻蚀层上形成硬掩膜层；硬掩膜层包括氮化钛层和形成在氮化钛层上的氮化硼层。硬掩膜层的厚度为200埃~500埃。氮化硼层的厚度大于氮化钛层的厚度。本发明专利技术的利用改进的硬掩膜层的刻蚀方法所采用的硬掩膜层为双层化合物结构，即硬掩膜层包括氮化钛层和形成在氮化钛层上的氮化硼层，利用氮化硼层中的压应力来弱化氮化钛层中的拉应力对器件结构所产生的影响，从而减小器件结构的线形形变。此外，由于氮化硼层的刻蚀选择比较高，因而可以进一步保证半导体器件的可靠性。

【技术实现步骤摘要】
本专利技术涉及半导体制造工艺，特别是一种利用硬掩膜层进行刻蚀的方法。
技术介绍
半导体集成电路芯片的工艺制作利用批量处理技术，在同一硅衬底上形成大量各种类型的复杂器件，并将其互连相接以具有完整的电子功能。随着超大规模集成电路的迅速发展，芯片的集成度越来越高，元器件的尺寸越来越小，因器件的高密度、小尺寸引发的各种效应对半导体工艺制作结果的影响也日益突出。以硬掩膜技术为例，当半导体工艺进入90nm以后，因光刻尺寸越来越小，常需要在晶片表面形成硬掩膜层配合光刻胶形成掩膜图形。现有技术中，通常采用氮化钛作为硬掩膜的材料，然而，由于氮化钛本身具有拉应力，因此使得刻蚀形成的沟槽有线形形变，尤其是刻蚀层为低K层时，形变更加严重。·图IA至图IE为根据现有的利用硬掩膜层的刻蚀方法各步骤得到的器件剖面示意图。如图IA所示，提供衬底101，衬底101上形成有铜互连金属层102，在铜互连金属层102上形成了待刻蚀层103，在待刻蚀层103上形成了硬掩膜层104，硬掩膜层104上形成带有第一刻蚀图案的第一光刻胶层105。如图IB所示，以第一光刻胶层105为掩膜对硬掩膜层104进行刻蚀，已将第一刻蚀图案转移至硬掩膜本文档来自技高网...

【技术保护点】
一种半导体器件的制作方法，包括:提供衬底，所述衬底上形成铜互连金属层，所述铜互连金属层上形成待刻蚀层；在所述待刻蚀层上形成硬掩膜层；其特征在于，所述硬掩膜层包括氮化钛层和形成在所述氮化钛层上的氮化硼层。

【技术特征摘要】
1.一种半导体器件的制作方法，包括 提供衬底，所述衬底上形成铜互连金属层，所述铜互连金属层上形成待刻蚀层； 在所述待刻蚀层上形成硬掩膜层； 其特征在于，所述硬掩膜层包括氮化钛层和形成在所述氮化钛层 上的氮化硼层。2.如权利要求I所述的方法，其特征在于，所述硬掩膜层的厚度为 200埃 500埃。3.如权利要求I所述的方法，其特征在于，所述氮化硼层的厚度大 于所述氮化钛层的厚度。4.如权利要求I所述的方法，其特征在于，所述氮化钛层的厚度范 围为200埃 500埃。5.如权利要求I所述的方法，其特征在于，所述氮化硼层的厚度范 围为200埃 500埃。6.如权利要求I所述的方法...

【专利技术属性】
技术研发人员：胡敏达，王冬江，张海洋，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：