选择时钟的方法和电路板技术

本发明专利技术公开了一种选择时钟的方法和电路板，属于计算机技术领域。所述方法包括：从所述N个CPU系统中选出1个CPU系统，选出的CPU系统用于为所述新CPU系统提供时钟；将选出的CPU系统的时钟，分别连接到所述N个CPU系统中每个CPU系统的CPU上。所述电路板包括：第一槽位和N个第二槽位。本发明专利技术通过将从N个CPU系统中选出的CPU系统的时钟，分别连接到N个CPU系统中每个CPU系统的CPU上，即可实现为新CPU系统中每个CPU系统的CPU提供统一的时钟，优化了时钟质量、使得CPU工作稳定；可以降低成本；提高了系统扩展性能。

【技术实现步骤摘要】
本专利技术涉及计算机
，特别涉及一种选择时钟的方法和电路板。
技术介绍
随着计算机技术的发展,对计算机的计算能力的要求也越来越高,通过多个CPU(Central Processing Unit,中央处理器)系统的级联实现计算机计算能力的提高，已经成为提高计算机计算能力的主流方法。目前，主要是将2个CPU系统级联为I个新CPU系统，在将2个CPU系统级联时，可以是将I个单CPU系统(该系统中只包括I个CPU)与I个单CPU系统级联、将I个单CPU系统与I个多CPU系统(该系统中包括多个CPU)级联、将I个多CPU系统与I个多CPU系统级联。不管是单CPU系统还是多CPU系统，每个CPU系统中都有I个时钟，在将2个CPU系统级联为I个新CPU系统时，为了保证新CPU系统的同步，需要在2个时钟中选择I个时钟作为新CPU系统的时钟，为新CPU系统提供时钟信号。 目前，在为2个CPU系统级联的新CPU系统选择时钟时，采用下面的方法在每个CPU系统中设置I个MUX (Mu 11 ip I exer，多路选择器)功能缓冲器(BUFFER )和CPLD( Comp I exProgrammable Logic Device,复杂可编程逻辑器件)控制器,将MUX功能缓冲器的一个输入连接到其所在的CPU系统中的时钟上，将MUX功能缓冲器的另一个输入连接到另一个CPU系统中的时钟上，在新CPU系统启动时，通过CPLD控制器判断组成新CPU系统的2个CPU系统中哪个CPU系统先启动，哪个CPU系统先启动，则CPLD控制器控制MUX功能缓冲器选择使用哪个系统的时钟作为新CPU系统的时钟，为新CPU系统提供时钟信号。然而，在实现本专利技术的过程中，专利技术人发现现有技术至少存在以下问题两个MUX功能缓冲器之间会存在差异性，会弓丨入不同的附加抖动和干扰，而CPU对于时钟质量要求非常高，附加抖动可能会导致CPU工作不稳定。需要使用MUX功能缓冲器和CPLD控制器，增加了系统成本。MUX功能缓冲器只能实现二选一，不能实现多个CPU系统级联为一个新CPU系统。
技术实现思路
为了解决现有技术的问题，本专利技术实施例提供了一种选择时钟的方法和电路板。所述技术方案如下一种选择时钟的方法，将N个CPU系统级联为I个新CPU系统时，其中，N为大于等于2的自然数，所述方法包括从所述N个CPU系统中选出I个CPU系统，选出的CPU系统用于为所述新CPU系统提供时钟；将选出的CPU系统的时钟，分别连接到所述N个CPU系统中每个CPU系统的CPU上。一种选择时钟的电路板，所述电路板包括第一槽位和N个第二槽位，其中，N为大于等于2的自然数； 所述第一槽位，用于接入从N个CPU系统中选出的CPU系统的时钟，并将接入的时钟，分别连接到与所述N个CPU系统中每个CPU系统分别对应的第二槽位中，其中，选出的CPU系统用于为由所述N个CPU系统级联为的新CPU系统提供时钟；所述N个第二槽位，用于分别连接到与所述N个第二槽位中每个第二槽位分别对应的每个CPU系统的CPU上。本专利技术实施例提供的技术方案的有益效果是通过将从N个CPU系统中选出的CPU系统的时钟，分别连接到N个CPU系统中每个CPU系统的CPU上，即可实现为新CPU系统中每个CPU系统的CPU提供统一的时钟，不需要设置MUX功能缓冲器，消除了 MUX功能缓冲器带来的附加抖动和干扰，优化了时钟质量，使得CPU工作稳定；去除了使用MUX功能缓冲器和CPLD控制器带来的成本，可以降低成本；可以为多个CPU系统级联为的新CPU系统选择时钟，解决了 MUX功能缓冲器只能二选一的限制，提高了系统扩展性能。附图说明图I是本专利技术实施例I提供的一种选择时钟的方法流程图；图2是本专利技术实施例2提供的一种选择时钟的示例图；图3是本专利技术实施例2提供的一种选择时钟的方法流程图；图4是本专利技术实施例3提供的一种选择时钟的示例图；图5是本专利技术实施例3提供的一种选择时钟的方法流程图；图6是本专利技术实施例4提供的一种选择时钟的电路板结构示意图；图7是本专利技术实施例4提供的另一种选择时钟的电路板结构示意图。具体实施例方式为使本专利技术的目的、技术方案和优点更加清楚，下面将结合附图对本专利技术实施方式作进一步地详细描述。实施例I参见图1，本专利技术实施例提供了一种选择时钟的方法，将N个CPU系统级联为I个新CPU系统时，其中，N为大于等于2的自然数，该方法包括101 :从N个CPU系统中选出I个CPU系统，选出的CPU系统用于为新CPU系统提供时钟。102 :将选出的CPU系统的时钟，分别连接到N个CPU系统中每个CPU系统的CPU上。进一步地，将选出的CPU系统的时钟，分别连接到N个CPU系统中每个CPU系统的CPU上为将选出的CPU系统的时钟，通过电路板分别连接到N个CPU系统中每个CPU系统的CPU上。进一步地，将选出的CPU系统的时钟，通过电路板分别连接到N个CPU系统中每个CPU系统的CPU上，包括将N个CPU系统中每个CPU系统的时钟，分别接入电路板上与每个CPU系统对应的接入槽位中；将选出的CPU系统的时钟对应的接入槽位，分别连接到电路板上与每个CPU系统对应的输出槽位中；将与每个CPU系统对应的输出槽位，分别连接到每个CPU系统的CPU上。进一步地，电路板为背板或扣板。进一步地，从N个CPU系统中选出I个CPU系统，包括从N个CPU系统中随机选出I个CPU系统；或根据CPU系统的CPU性能指标，从N个CPU系统中选出I个CPU性能指标满足预设的性能指标条件的CPU系统。 本专利技术实施例所述的选择时钟的方法，通过将从N个CPU系统中选出的CPU系统的时钟，分别连接到N个CPU系统中每个CPU系统的CPU上，即可实现为新CPU系统中每个CPU系统的CPU提供统一的时钟，不需要设置MUX功能缓冲器，消除了 MUX功能缓冲器带来的附加抖动和干扰，优化了时钟质量，使得CPU工作稳定；去除了使用MUX功能缓冲器和CPLD控制器带来的成本，可以降低成本；可以为多个CPU系统级联为的新CPU系统选择时钟，解决了 MUX功能缓冲器只能二选一的限制，提高了系统扩展性能。本专利技术实施例所述的选择时钟的方法，可以应用于将N个CPU系统组成I个新CPU系统时，其中N为大于等于2的自然数，为了便于说明，下面以将该方法应用于为2个CPU系统级联为的新CPU系统选择时钟时为例进行说明。实施例2本专利技术实施例提供了一种选择时钟的方法，设置在单板(Board)A上的第一 CPU系统和设置在单板B上的第二 CPU系统是2个独立的CPU系统，分别有各自的时钟。当第一CPU系统和第二 CPU系统级联为I个新CPU系统时，参见图2和图3，该方法包括201 :从第一 CPU系统和第二 CPU系统中随机选出第一 CPU系统，第一 CPU系统用于为第一 CPU系统和第二 CPU系统级联为的新CPU系统提供时钟。具体地，实际应用中如果第一 CPU系统和第二 CPU系统是相同的系统，则可以从2个系统中随机选择I个系统。如果第一 CPU系统和第二 CPU系统是不相同的系统，则可以根据CPU系统的CPU性能指标进行选择。202 :将设置在单板A上的第一 CPU系统的时钟连接到背板X的Al槽位上，将设置在单板B上的第本文档来自技高网...

【技术保护点】
一种选择时钟的方法，其特征在于，将N个CPU系统级联为1个新CPU系统时，其中，N为大于等于2的自然数，所述方法包括：从所述N个CPU系统中选出1个CPU系统，选出的CPU系统用于为所述新CPU系统提供时钟；将选出的CPU系统的时钟，分别连接到所述N个CPU系统中每个CPU系统的CPU上。

【技术特征摘要】
1.一种选择时钟的方法，其特征在于，将N个CPU系统级联为I个新CPU系统时，其中，N为大于等于2的自然数，所述方法包括 从所述N个CPU系统中选出I个CPU系统，选出的CPU系统用于为所述新CPU系统提供时钟； 将选出的CPU系统的时钟，分别连接到所述N个CPU系统中每个CPU系统的CPU上。2.根据权利要求I所述的方法，其特征在于，将选出的CPU系统的时钟，分别连接到所述N个CPU系统中每个CPU系统的CPU上为 将选出的CPU系统的时钟，通过电路板分别连接到所述N个CPU系统中每个CPU系统的CPU上。3.根据权利要求2所述的方法，其特征在于，将选出的CPU系统的时钟，通过电路板分别连接到所述N个CPU系统中每个CPU系统的CPU上，包括 将所述N个CPU系统中每个CPU系统的时钟，分别接入所述电路板上与所述每个CPU系统对应的接入槽位中； 将选出的CPU系统的时钟对应的接入槽位，分别连接到所述电路板上与所述每个CPU系统对应的输出槽位中； 将与所述每个CPU系统对应的输出槽位，分别连接到所述每个CPU系统的CPU上。4.根据权利要求3所述的方法，其特...

【专利技术属性】
技术研发人员：戎易弓，
申请(专利权)人：华为技术有限公司，
类型：发明
国别省市：