半导体器件及其制造方法技术

本发明专利技术涉及半导体器件及其制造方法。所述半导体器件包括：在半导体衬底上形成的被图案化的叠层结构，所述叠层结构从下至上依次包括锗半导体层、栅极电介质层和栅极层；在所述锗半导体层的两侧选择性外延生长的被掺杂的外延半导体层，其中，所述外延半导体层形成抬高的源漏延伸区，并且所述锗半导体层用作沟道区。根据本发明专利技术，能够有利地使得源漏延伸区的结深浅(或厚度小)且掺杂浓度高。上述半导体器件能够有利地提高载流子迁移率。

【技术实现步骤摘要】

本专利技术涉及。本专利技术尤其涉及具有外延的源漏延伸区的。
技术介绍
当前，数以百万的半导体器件被集成在一起以形成超大规模集成电路。图I示出常规的半导体器件(晶体管)的截面图。晶体管一般包括半导体衬底·(为了清楚起见，此处未示出)上的栅极电介质层140和栅极电介质层140上的栅极层150。在栅极电介质层140和栅极层150的侧壁上形成有侧壁间隔件160和165。晶体管一般还包括栅极层两侧150的一对源漏区110。此外，一对源漏延伸区120形成在半导体衬底的表面区域中，并延伸到栅极电介质层140和栅极层150之下。沟道区130形成在一对源漏延伸区120之间、栅极电介质层140之下的半导体衬底中。随着晶体管的特征尺寸不断地缩小，希望源漏延伸区120的结深浅(或厚度小)以减小结电容(CjuJ，并且还希望源漏延伸区120的激活掺杂剂浓度高以减小积累电阻(RaJ，从而增大晶体管的驱动电流。为了上述目的，通常对于通过离子注入所形成的源漏延伸区进行退火，尤其是激光熔化/亚熔退火。但是，本专利技术的专利技术人对此进行了深入研究，发现通过离子注入和激光熔化/亚熔退火所形成的源漏延伸区的结深以及激活掺杂剂浓度有待进一步的改善。顺便提及的是，虽然通常使用SMS (二次离子质谱术)来测量激光熔化/亚熔退火之后的掺杂剂分布，但是SIMS并不能辨别掺杂剂是否被激活。因此，本专利技术的专利技术人意识到，需要一种源漏延伸区的结深浅(或厚度小)且激活掺杂剂浓度高的。
技术实现思路
鉴于以上问题提出本专利技术。本专利技术的一个目的是提供一种源漏延伸区的结深浅(或厚度小)且激活掺杂剂浓度高的。根据本专利技术的第一方面，提供一种半导体器件，其特征在于，所述半导体器件包括在半导体衬底上形成的被图案化的叠层结构，所述叠层结构从下至上依次包括锗半导体层、栅极电介质层和栅极层；在所述锗半导体层的两侧选择性外延生长的被掺杂的外延半导体层，其中，所述外延半导体层形成抬高的源漏延伸区，并且所述锗半导体层用作沟道区。优选地，所述外延半导体层的掺杂浓度为5. OX IO19 5. OX 1021cm_3。优选地，所述外延半导体层的厚度为5 50nm。优选地，所述半导体器件为PMOS晶体管。优选地,所述外延半导体层为Ge层。优选地，所述锗半导体层相对于所述栅极电介质层被底切，并且，所述锗半导体层被底切掉的长度为栅极长度的10 20%。优选地，所述栅极电介质层和所述栅极层被替换为高K栅极电介质层和金属栅极层。优选地，所述高K栅极电介质层为U形，并且所述金属栅极层被所述高K栅极电介质层包围。根据本专利技术的第二方面，提供一种半导体器件的制造方法，其特征在于，所述制造方法包括如下步骤在半导体衬底上形成被图案化的叠层结构，所述叠层结构从下至上依次包括锗半导体层、栅极电介质层和栅极层；在所述锗半导体层的两侧选择性外延生长被 掺杂的外延半导体层，以形成抬高的源漏延伸区；以及将所述栅极电介质层和所述栅极层替换为高K栅极电介质层和金属栅极层，而留下所述锗半导体层用作沟道区。优选地，所述外延半导体层的掺杂浓度为5. OX IO19 5. OX 1021cm_3。优选地，所述外延半导体层的厚度为5 50nm。优选地，所述锗半导体层为SiGe层，并且Ge的浓度为30 40原子％。优选地，所述半导体器件为PMOS晶体管。优选地，所述外延半导体层为Si层。优选地,所述选择性外延生长的条件如下H2的流量为10 50slm, Si源的流量为100 300sccm, HCl 的流量为 50 300sccm, AsH3I % /H2^B2H6 1% /H2 或 PH3 1% /H2 的流量为100 500sccm，温度为620 800°C，并且压力为O. I I. O托。优选地，所述制造方法进一步包括如下步骤在形成所述叠层结构之后且在形成所述抬高的源漏延伸区之前，对所述锗半导体层进行蚀刻，以相对于所述栅极电介质层底切所述锗半导体层，其中，所述锗半导体层被底切掉的长度为栅极长度的10 20%。优选地，所述锗半导体层为SiGe层，并且Ge的浓度为30 40原子％ ；以及通过HCl气相蚀刻进行所述蚀刻，其中，使用HCl和H2的混合气体，HCl的分压为O. I O. 9托，总压小于80托，并且温度为500 700°C。优选地，所述高K栅极电介质层为U形，并且所述金属栅极层被所述高K栅极电介质层包围。优选地，所述制造方法进一步包括如下步骤在形成所述抬高的源漏延伸区之后且在将所述栅极电介质层和所述栅极层替换为高K栅极电介质层和金属栅极层之前，形成源漏区。根据本专利技术，可以提供一种源漏延伸区的结深浅(或厚度小)且激活掺杂剂浓度高的。附图说明被包含于说明书中并构成其一部分的附图示出本专利技术的实施例，并与描述一起用于解释本专利技术的原理。要注意的是，在附图中，为了便于描述，各个部分的尺寸可能并不是按照实际的比例关系绘制的。图I示意性地示出常规的半导体器件的截面图。图2示意性地示出根据本专利技术的半导体器件的制造方法的一个实施例的流程图。图3A 3F示意性地示出根据本专利技术的半导体器件的制造方法的所述一个实施例中的各步骤的截面图。从参照附图对示例性实施例的以下详细描述，本专利技术的目的、特征和优点将变得明显。具体实施例方式下面参照附图详细描述本专利技术的示例性实施例。应注意，以下的描述在本质上仅是示例性的。除非另外特别说明，否则，在实施例中阐述的部件、步骤、数值等并不限制本专利技术的范围。另外，本领域技术人员已知的技术、方法和装置可能不被详细讨论，但在适当的 情况下意在成为说明书的一部分。下面将以晶体管为例对本专利技术进行描述。在阅读了本专利技术之后，本领域技术人员可以在将本专利技术应用于任何可以使用此处所教导的技术方案的精神和实质的场合中。下面将参照图2以及图3A 3F详细描述本专利技术的半导体器件的制造方法的一个实施例。其中，图2示意性地示出所述一个实施例的流程图。图3A 3F示意性地示出所述一个实施例中的各步骤的截面图。要注意的是，图2中的各步骤并不一定都是必需的，而是可以根据情况而省略其中的某些步骤。首先，在图2的步骤210中，在半导体衬底300上形成被图案化的叠层结构，所述叠层结构从下至上依次包括锗半导体层305、栅极电介质层340和栅极层350 (参见图3A)。半导体衬底300可以是本领域已知的任何类型的衬底，诸如体硅衬底、绝缘体上硅(SOI)衬底等。另外，在半导体衬底300中例如可以形成有多个隔离区域，诸如浅沟槽隔离(STI)区域(图中未示出)。锗半导体层305的厚度例如可以为5 50nm。在本专利技术的一些实施例中，锗半导体层305的厚度小于20nm,甚至小于10nm。栅极电介质层340的材料不受特别限制，其例如可以为硅氧化物或硅氮化物等。栅极层350的材料不受特别限制，其例如可以为多晶硅等。可以利用本领域已知的方法通过沉积、图案化和蚀刻等来形成所述叠层结构。接下来，在图2的步骤220中，对锗半导体层305进行蚀刻，以相对于栅极电介质层340底切锗半导体层305的两端(参见图3B)。底切锗半导体层305的两端的目的是使得以下将形成的外延半导体层与栅极结构相交叠。例如，锗半导体层305被底切掉的两端的长度可以相同，例如均为栅极长度的5 10%。换言之，锗半导体层305本文档来自技高网...

【技术保护点】
一种半导体器件，其特征在于，所述半导体器件包括：在半导体衬底上形成的被图案化的叠层结构，所述叠层结构从下至上依次包括锗半导体层、栅极电介质层和栅极层；在所述锗半导体层的两侧选择性外延生长的被掺杂的外延半导体层，其中，所述外延半导体层形成抬高的源漏延伸区，并且所述锗半导体层用作沟道区。

【技术特征摘要】

【专利技术属性】
技术研发人员：三重野文健，
申请(专利权)人：中芯国际集成电路制造北京有限公司，
类型：发明
国别省市：