一种上下堆叠的片上系统芯片的制作方法技术方案

本发明专利技术公开了一种上下堆叠的片上系统芯片的制作方法，包括：将面积能随制造工艺尺寸缩小而减小的电路单元实现在第一芯片上与第一片上系统微控制器标准系统总线连接；将面积不能随制造工艺尺寸缩小而减小的电路单元实现在第二芯片上与第二片上系统微控制器标准系统总线连接；通过将第一片上系统微控制器标准系统总线与第二片上系统微控制器标准系统总线作为互连管脚进行上下连接得到片上系统芯片。本发明专利技术基于芯片堆叠技术，将片上系统内不同的电路单元实现在不同工艺的芯片上，从而使数模混合片上系统芯片的成本达到最优化。

【技术实现步骤摘要】

本专利技术涉及芯片堆叠
，尤其涉及。
技术介绍
传统数模混合片上系统芯片，如图2所示，芯片上通常包含片上时钟模块、中央处理器、图形处理器、嵌入式非易失性存储器、静态数据存储器SRAM，模拟外设、电源管理模块、中断管理模块、对外输入输出管脚、标准系统总线。片上时钟模块、中央处理器、图形处理器、嵌入式非易失性存储器、静态数据存储器SRAM，模拟外设、电源管理模块、中断管理模块、对外输入输出管脚均与标准系统总线连接。其中，数字逻辑单元面积可以随着工艺节点缩小而减小，但由于性能的要求模拟及输入输出单元不能随着工艺节点缩小而减小，这样的片上系统芯片如果用一种工艺尺寸制造，例如用大尺寸工艺节点，如130纳米及以上的·工艺，每颗芯片的面积就会很大，这样每个晶片可以切出的芯片量就相对较少，从而每颗芯片的成本就不会达到最低。反之，如果用小尺寸工艺节点，如90纳米及以下的工艺。虽然，每颗芯片的面积可以较之前芯片的面积小很多，但由于模拟电路和输入输出电路面积并没有按比例缩小，所以在价格昂贵的先进工艺尺寸上制造出来的每颗芯片的成本还是达不到最优化。
技术实现思路
本专利技术克服了传统片上系统芯片中数模电本文档来自技高网...

【技术保护点】
一种上下堆叠的片上系统芯片的制作方法，其特征在于，包括：步骤一：将面积能随制造工艺尺寸缩小而减小的电路单元实现在第一芯片(1)上，与设置在所述第一芯片(1)上的第一片上系统微控制器标准系统总线(16)连接；步骤二：将面积不能随制造工艺尺寸缩小而减小的电路单元实现在第二芯片(2)上，与设置在所述第二芯片(2)上的第二片上系统微控制器标准系统总线(27)连接；步骤三：通过将所述第一芯片(1)的第一片上系统微控制器标准系统总线(16)与第二芯片(2)的第二片上系统微控制器标准系统总线(27)作为互连管脚进行上下连接，得到片上系统芯片。

【技术特征摘要】

【专利技术属性】
技术研发人员：景蔚亮，陈邦明，亢勇，
申请(专利权)人：上海新储集成电路有限公司，
类型：发明
国别省市：