用于测试堆叠管芯的系统和方法技术方案

本发明专利技术公开了用于测试管芯堆叠件中的管芯并且插入修复电路的系统和方法，当启用修复电路时，该修复电路补偿管芯堆叠件中的延迟缺陷。确定管芯内和管芯间时序裕量值以确立管芯堆叠件中哪个管芯或者哪些管芯受益于修复电路的插入。本发明专利技术还提供了用于测试堆叠管芯的系统和方法。

System and method for testing stacked core

A system and method for testing a tube core in a core stack and inserting a repair circuit that compensates for delay defects in a die stack when enabling a repair circuit. Determine the timing margin between the inner core of the tube and the core to determine which core or which core in the core stack is beneficial to the insertion of the repair circuit. The present invention also provides a system and method for testing a stack core.

【技术实现步骤摘要】
【专利摘要】本专利技术公开了用于测试管芯堆叠件中的管芯并且插入修复电路的系统和方法，当启用修复电路时，该修复电路补偿管芯堆叠件中的延迟缺陷。确定管芯内和管芯间时序裕量值以确立管芯堆叠件中哪个管芯或者哪些管芯受益于修复电路的插入。本专利技术还提供了。【专利说明】
本专利技术一般地涉及半导体
，更具体地来说，涉及用于测试管芯堆叠件中管芯的系统和方法。
技术介绍
三维(“3D”)和/或2.5D集成电路(“1C”)在半导体结构中变得非常流行。增加的管芯密度和与制造这些管芯相关的成本规定了对管芯进行的测试必须充分利用所有的好管芯。好像每个管芯都作为独立的管芯使用一样，一次测试一个管芯的当前测试方案没有考虑管芯可以堆叠在一起并且作为堆叠件工作的事实。因此，管芯可能通不过典型的测试机制，例如，通常会放弃包括检查管芯中存在的延迟的速度测试的测试机制。当考虑管芯可以堆叠在一起并且作为堆叠件工作的事实时，这些测试机制可以不必扩大管芯故障率和提闻成本。管芯内的故障通常可以分成两类:硬缺陷和软缺陷。硬缺陷(例如，固定故障)通常易于检测并且通常为总是出现并且导致永久性故障的那些类型的故障。另一方面，软缺陷更难检测并且可以基于缺陷尺寸造成管芯内的电路的附加延迟。软缺陷的实例包括阻抗通路以及管芯内部件之间的部分错误连接。这些软缺陷中的每一种缺陷以及其他类型的软缺陷都会导致管芯内的时序延迟。无论以独立的方式还是作为管芯堆叠件的一部分工作的每个管芯通常都具有包括时序裕量时间的时序预算，例如，在将锁存的数据位发送至相同管芯内的下一个部件或者管芯堆叠件中的另一个管芯之前，数据位到达数据存储电路时的时间和数据存储电路锁存数据位时的时间之间的时间。在大多数情况下，管芯堆叠件中的每个管芯在它自己时钟域内工作。由于用于管芯堆叠件内的管芯的不同时钟域不必准确同步，所以存在更充分利用管芯堆叠件内的管芯之间的时序差的机会。
技术实现思路
为了解决现有技术中所存在的缺陷，根据本专利技术的一方面，提供了一种用于补偿管芯堆叠件中的延迟缺陷的方法，所述方法包括以下步骤:(a)确定用于所述管芯堆叠件中的第一管芯和第二管芯之间的第一管芯间路径的第一时序裕量值；(b)确定用于所述第一管芯和所述第二管芯之间的第二管芯间路径的第二时序裕量值；(C)将所述第一时序裕量值与所述第二时序裕量值进行比较；以及(d)将到达所述第一管芯中的数据存储电路的时钟信号延迟预定量。在该方法中，所述预定量的延迟是可编程的。在该方法中，可选择所述预定量的延迟。在该方法中，所述预定量小于或者等于所述第一时序裕量值和所述第二时序裕量值中的较小者。在该方法中，所述第一管芯在第一时钟域中工作并且所述第二管芯在第二时钟域中工作。在该方法中，所述数据存储电路为从所述第一管芯向所述第二管芯发送数据信号的扫描触发器电路。根据本专利技术的另一方面，提供了一种用于测试管芯堆叠件的方法，所述方法包括以下步骤:(a)确定用于所述管芯堆叠件中的第一管芯的管芯内时序裕量值；(b)确定用于所述管芯堆叠中的所述第一管芯和第二管芯之间的第一管芯间路径的第一时序裕量值；(c)确定用于所述第一管芯和所述第二管芯之间的第二管芯间路径的第二时序裕量值；以及(d)如果所述第一时序裕量值和所述第二时序裕量值都大于所述管芯内时序裕量值，则在所述第一管芯中插入修复电路。该方法进一步包括以下步骤:(e)启用所述修复电路，以将到达所述第一管芯中的数据存储电路的时钟信号延迟预定量。在该方法中，所述预定量的延迟是可编程的。在该方法中，可选择所述预定量的延迟。在该方法中，所述预定量小于或者等于所述第一时序裕量值和所述第二时序裕量值中的较小者。在该方法中，所述第一管芯在第一时钟域中工作并且所述第二管芯在第二时钟域中工作。在该方法中，所述数据存储电路为从所述第一管芯向所述第二管芯发送数据信号的扫描触发器电路。根据本专利技术的又一方面，提供了一种用于补偿具有第一管芯和第二管芯的管芯堆叠件中的延迟缺陷的系统，所述系统包括:所述第一管芯，包括:第一数据存储电路；第一路径，用于将信息传送至所述第一数据存储电路，所述第一路径具有第一路径时序裕量值并且所述第一路径具有已知缺陷值；和修复电路，可操作地连接至所述第一数据存储电路；以及所述第二管芯，可操作地连接至所述第一管芯，所述第二管芯包括:第二数据存储电路；和第二路径，用于将信息从所述第一数据存储电路传送至所述第二数据存储电路，所述第二路径具有第二路径时序裕量值，其中，如果所述缺陷值大于所述第一路径时序裕量值，并且如果所述缺陷值小于或者等于所述第二路径时序裕量值，则所述修复电路将到达所述第一数据存储电路的时钟信号延迟预定量。在该系统中，所述第二管芯进一步包括:第三数据存储电路；以及第三路径，用于将信息从所述第一数据存储电路传送至所述第三数据存储电路，所述第三路径具有第三路径时序裕量值，其中，所述第三路径时序裕量值大于所述第二路径时序裕量值。在该系统中，所述预定量是可编程的。在该系统中，可选择所述预定量。在该系统中，所述预定量近似等于所述第二路径时序裕量值和第三路径时序裕量值中的较小者，并且所述第三路径时序裕量值与用于将信息从所述第一数据存储电路传送至所述第二管芯中的第三数据存储电路的第三路径有关。在该系统中，所述第一管芯在第一时钟域中工作并且所述第二管芯在第二时钟域中工作。在该系统中，所述第一数据存储电路为响应于所述第一时钟域中的时钟信号从所 述第一管芯向所述第二管芯发送数据信号的扫描触发器电路。【专利附图】【附图说明】图1是表示示出一个管芯中的缺陷的现有技术管芯堆叠件中两个管芯的结构图，以及用于具有缺陷的管芯的示例性时序图。图2是根据本专利技术主题的实施例表示示出具有缺陷的管芯中的示例性修复电路的管芯堆叠件中的两个管芯的结构图。图3是根据本专利技术主题的实施例表示示出缺陷的管芯中的示例性修复电路的管芯堆叠件中的两个管芯的结构图，以及用于具有缺陷的管芯的示例性时序图。图4为根据本专利技术主题的实施例的用于补偿管芯堆叠件中管芯的延迟缺陷的方法流程图。图5为根据本专利技术主题的实施例的用于测试管芯堆叠件的方法流程图。【具体实施方式】结合附图，其中，将相同的数字标号提供给相同的元件以便于本专利技术主题的理解，描述了用于测试管芯堆叠件中的管芯以及用于补偿管芯堆叠件中管芯的延迟缺陷的系统和方法的各种实施例。另外，公开了用于插入修复电路的系统和方法，该修复电路在启用时补偿管芯堆叠件中的延迟缺陷。确定管芯内和管芯间时序裕量值(slack value)以确立管芯堆叠件中哪个管芯或者哪些管芯将受益于修复电路的插入。为了更充分理解本专利技术主题，可应用电路的简要描述是有益的。图1是表示示出一个管芯中的缺陷的现有技术的管芯堆叠件中的两个管芯的结构图，以及用于具有缺陷的管芯的示例性时序图。管芯1110和管芯2120示出为管芯堆叠件的部分。管芯I包括标示为EFO的数据存储电路111,以及标示为EFl的数据存储电路112。这些数据存储电路可以为包括但不限于触发器、锁存器以及扫描触发器(可以包含数据和扫描/测试输入)的本领域已知的任何类型。尽管ER)和EFl描述为相同类型的数据存储电路，但是ER)和EFl不必为相同的。在图1所示的实施例中，ER)为用于数据输入管本文档来自技高网...

【技术保护点】
一种用于补偿管芯堆叠件中的延迟缺陷的方法，所述方法包括以下步骤：(a)确定用于所述管芯堆叠件中的第一管芯和第二管芯之间的第一管芯间路径的第一时序裕量值；(b)确定用于所述第一管芯和所述第二管芯之间的第二管芯间路径的第二时序裕量值；(c)将所述第一时序裕量值与所述第二时序裕量值进行比较；以及(d)将到达所述第一管芯中的数据存储电路的时钟信号延迟预定量。

【技术特征摘要】
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【专利技术属性】
技术研发人员：桑迪·库马·戈埃尔，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：