用于形成集成半导体结构的方法和结构技术

本发明专利技术提供了用于制造半导体结构的方法和结构，并且特别地提供了用于形成具有改进的平坦度以实现包括已处理半导体结构和多个键合半导体层的键合半导体结构的半导体结构。用于形成半导体结构的方法包括：在已处理半导体结构的非平坦表面上方形成介电层，对介电层的与已处理半导体结构相反的一侧上的表面进行平坦化，以及将半导体结构附接到介电层的平坦化表面。半导体结构包括：覆盖在已处理半导体结构的非平坦表面上方的介电层，以及在介电层的与已处理半导体结构相反的一侧上覆盖介电层的掩蔽层。掩蔽层包括：位于已处理半导体结构的非平坦表面的导电区上方的多个掩蔽开口。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术的各种实施方式总体上涉及用于形成半导体结构的方法和结构，更具体地涉及在半导体结构上形成平坦表面以便附接额外的半导体结构的方法和结构。
技术介绍
两个或者更多个半导体结构的三维(3D)集成在微电子应用中可以是有益的。例如，微电子器件的3D集成可以减小整体器件占用面积并且改善电气性能和功耗。例如，參见 the publication of P. Garrou et al.，2008，entitled “The Handbook of 3DIntegration, ”Wiley-VCH。可以通过多种方法实现半导体结构的3D集成，这些方法包括例如将ー个或者更多个半导体结构附接到包括多个器件结构的已处理半导体结构。可以通过多种方法实现将半导体结构附接到已处理半导体结构。当将半导体结构附接到已处理半导体结构时，该半导体结构可以经过ー些额外处理，并且该半导体结构本身也可以作为用于后续半导体结构的附接的接收衬底。应当注意的是，可以通过将半导体裸片附接到ー个或者更多个额外的半导体裸片(即，裸片到裸片(D2D))、将半导体裸片附接到ー个或者更多个额外的半导体晶圆(即，裸片到晶圆(D2W))以及将半导体晶圆附接到ー个或者更多个额外的半导体晶圆(即，晶圆到晶圆(W2W))或者上述方式的组合来进行半导体结构的3D集成。然而，要彼此附接的结构中的每ー个结构(例如，已处理半导体结构和半导体结构的附接表面)的光滑度和平坦度可能影响完成的3D集成半导体结构的质量。例如，当结构的3D集成包括其中已经形成了半导体器件的已处理半导体结构时，用于形成半导体器件的处理可能导致粗糙的非平坦表面。半导体结构到该已处理半导体结构的粗糙的非平坦表面的后续的附接可能导致半导体结构和已处理半导体结构之间的较差的粘合，这会导致半导体结构在后续处理期间从已处理半导体结构不希望地分离。
技术实现思路
本专利技术的各种实施方式总体上提供用于形成半导体结构的方法和结构，具体地提供了用于在半导体结构上形成光滑的平坦表面以附接额外的半导体结构的方法和结构。现在根据本专利技术的实施方式简要描述本专利技术的方法。本
技术实现思路
用于以简化的形式介绍概念的选择，这些概念在本专利技术的具体实施方式中进ー步描述。
技术实现思路
不g在标识出要求保护的主题的关键特征或者本质特征，也不g在用于限制要求保护的主题的范围。因此，在本专利技术的一些实施方式中，形成半导体结构的方法包括在已处理半导体结构的非平坦表面上方形成介电层。已处理半导体结构的所述非平坦表面可以包括多个导电区和多个非导电区。在所述介电层上方形成掩蔽层，并且设置延伸穿过直接位于所述已处理半导体结构的所述非平坦表面的所述多个导电区中的至少ー些导电区上方的所述掩蔽层的多个掩蔽开ロ。可以对位于所述介电层的与所述已处理半导体结构的所述非平坦表面相反的ー侧的表面进行平坦化以形成平坦化表面。对所述介电层的表面进行平坦化的步骤可以包括蚀刻通过所述多个掩蔽开ロ露出的所述介电层的区域，以及在蚀刻所述介电层的所述区域之后对所述介电层的表面进行抛光。然后，半导体结构可以附接到所述介电层的平坦化表面。本专利技术的各个实施方式还可以包括用此处描述的方法形成的结构。例如，在ー些实施方式中，半导体结构包括覆盖在已处理半导体结构的非平坦表面上方的介电层。所述非平坦表面包括多个导电区和多个非导电区。所述半导体结构可以还包括在介电层的与已处理半导体结构相反的ー侧上覆盖介电层的掩蔽层，所述掩蔽层可以包括延伸穿过直接位于所述已处理半导体结构的所述非平坦表面的所述多个导电区中的至少ー些导电区上方的所述掩蔽层的多个掩蔽开ロ。 本专利技术的其它方面、细节以及另选组合将从下面的详细描述中变得明显，并且也在本专利技术范围内。附图说明通过參照以下在附图中示出的本专利技术的示例性实施方式的详细描述可以更充分地理解本专利技术，在附图中图IA-图IC示意地例示将半导体结构附接到已处理半导体结构的现有技术；图2A-图2C示意地例示将半导体结构附接到已处理半导体结构的另一现有技术；图3A-图3F示意地例示用于形成3D集成的半导体结构的本专利技术的实施方式；图4A-图4F示意地例示用于形成3D集成的半导体结构的本专利技术的额外的实施方式。具体实施例方式此处呈现的附图并非任何特定结构、材料、装置、系统或者方法的实际视图，而仅仅是用来描述本专利技术的实施方式的理想化表示。标题在此处使用仅是为了描述的清楚，并不g在限制所附的权利要求的范围。此处引用了若干參考文献，通过引用将其整体并入这里。此外，不管在此如何描述所引用的參考文献，引用的參考文献均不被承认是相对于此处要求保护的主题的专利技术的现有技木。如此处所用的，术语“半导体结构”是指并且包括包含半导体材料的任何结构，所述半导体材料包括诸如半导体晶圆(自己或者与其上包含的其它材料組合)这样的体半导体材料；和半导体材料层(単独的或者与其上包含的诸如金属和绝缘体的其它材料组合件)。另外，术语“半导体结构”还包括任何支撑结构，所述支撑结构包括但不局限于上面所述的半导体结构。术语“半导体结构”也可指包括半导体器件的有源或者可操作部分的一个或者更多个半导体层或者结构以及处理过程中的半导体结构(并且可以包括在其上制造的诸如绝缘体上硅(SOI)等的其它层)。如此处所用的，术语“已处理半导体结构”是指并且包括已应用了各种エ艺处理的半导体结构。如此处所用的，术语“器件结构”是指并且包括包含用于并入半导体器件中的有源或者无源器件部件的任何结构。如此处所用的，术语“键合结构”是指并且包括通过附接エ艺彼此键合的两个或者更多个半导体结构。通过对本专利技术的实施方式的介绍，图IA-图IC和图2A-图2C例示将半导体结构附接到已处理半导体结构的现有技术的方法，以及在这样的方法期间形成的半导体结构。图IA例示包括已处理半导体结构102的半导体结构100。已处理半导体结构可以 包括多个导电区104、介电层106、器件层108和器件衬底110。多个导电区104可以包括若干子区，这些子区包括例如屏障子区、电极子区和通孔子区。多个导电区104可以包括ー种或者更多种材料，诸如，例如，钴、钌、镍、钽、氮化钽、氧化铟、钨、氮化钨、氮化钛、铜和铝。介电层106是电气绝缘的，并且可以包括ー种或者更多种介电材料，诸如，例如，聚酰亚胺、苯并环丁烯(BCB )、硼氮化物、硼碳氮化物、多孔硅酸盐、硅氧化物、硅氮化物及其混合物。此外，介电层106可以包括多个介电材料层，其中的ー些层可以具有与形成介电层106的一个或者更多个其它介电材料层不同的材料成分。器件层108可以包括多个器件结构，诸如，例如，开关结构(例如，晶体管等)、发光结构(例如，激光二极管、发光二极管等)、光接收结构(例如，波导、分束器、混频器、光电ニ极管、太阳能电池単元、太阳能电池子単元等)以及微电子机械结构(例如，加速度计、压カ传感器等)中的ー种或者更多种。在本专利技术的一些实施方式中，器件层108可以包括金属氧化物半导体(CMOS)集成电路、晶体管-晶体管逻辑集成电路和NMOS逻辑集成电路中的一种或者更多种。器件衬底110可以包括多种材料中的任意ー种，诸如，例如，硅、锗、碳化硅、III族神化物、III族磷化物、III族氮化物、III族锑化物、蓝宝石、石英和氧化锌中的一种或多种。此外，器件衬底1本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：玛丽亚姆·萨达卡，R·艾奥努特，
申请(专利权)人：索泰克公司，
类型：
国别省市：