半导体芯片制造技术

本发明专利技术提供一种半导体芯片。在搭载有多个RAM的芯片(10)中考虑到搭载救济电路而产生的芯片成品率提高和面积增加的折中。提供一种救济电路，能够对于其芯片内的RAM分别选择是否搭载救济电路以及在搭载时选择I/O救济、Col救济、以及Row救济中的一个或多个救济方式，将这些救济电路搭载RAM分为多个RAM组，按每个RAM组实施救济，实现“多个救济方式混装组救济”。另外，提供一种在可搭载的多个RAM候选中薄膜内的优良芯片获取数为最大的救济方式及其RAM成组化方法的评价方法。可实现“多个救济方式混装组救济”的救济电路和用于使产品利润率合理化的救济设计方法。

【技术实现步骤摘要】

本专利技术涉及ー种在LSI中代表的薄膜器件、即内置有多个RAM(随机存取存储器)和逻辑电路的半导体芯片(半导体集成电路)中，有效适用于搭载RAM的测试电路和逻辑电路的测试电路时的技木，进而涉及ー种用于确定RAM的救济方法的技木。本专利技术是ー种有效适用于例如内置有RAM和CPU(中央处理装置)的系统LSI (大規模集成电路)等的逻辑LSI的技术。
技术介绍
近年来，随着搭载了 RAM、CPU等的称作系统LSI的逻辑LSI的高性能化，搭载在芯片内的RAM的种类及其搭载规模正在増大。在这种RAM部分中，在芯片内特别是布线和晶体管密集，容易产生故障，因此一般搭载在发生故障时可进行置換的预备电路即救济电路来实现成品率的提闻。在该系统LSI的救济电路设计中，存在如下问题，即随着搭载规模的増加而产生的测试时间的增加、随着搭载RAM数量的増加而产生的用于测试器连接的外部输入输出引脚数量的増加，从而会谋求减少这些问题的救济设计。因此，以往开发出使用搭载在芯片内部的电路进行RAM部分的好坏判断的BIST (Built-in Self Test :自建内测)(专利文献I)，进而开发出自动实施到救济阶本文档来自技高网...

【技术保护点】
一种半导体芯片，搭载有多个RAM，其特征在于，上述多个RAM的每一个能设定多个救济方式，上述多个RAM的每一个具有救济电路，该救济电路从上述多个救济方式中按每个RAM进行选择来设定救济方式，以使优良芯片面积为最小。

【技术特征摘要】
...

【专利技术属性】
技术研发人员：松本千鹤，山崎枢，中尾教伸，齐藤良和，
申请(专利权)人：瑞萨电子株式会社，
类型：发明
国别省市：