半导体芯片制造技术

本发明专利技术提供一种半导体晶片，其具有形成于一基底的一集成电路区，并包含置于上述基底且邻近上述集成电路区的至少一晶片角落非电路区、与形成于上述晶片角落非电路区内的至少一查检记号。上述查检记号包含择自激光熔线标记、对准标记、与监控标记的结构。本发明专利技术所述半导体晶片，可以使电路布局所需的有效晶片面积最大化。

【技术实现步骤摘要】

本专利技术是有关于一种半导体装置，特别是关于一种位于晶片角落的应力消除图形与查检结构。
技术介绍
在集成电路的技术中，一晶片应力消除图形可设计并形成于一晶片上，以防止来自集成电路后段制程例如晶片切割、包装、塑胶封装等制程的应力使晶片破裂。上述晶片应力消除图形通常形成于晶片受力最大之处，也就是晶片的角落处。另外，查检记号(registration feature)例如激光烧断的金属熔线(laser fuse；以下简称为“激光熔线”)标记或其他标记，亦可形成于上述晶片上，在晶片测试(chip probing)时，以一工具例如激光熔线测试器来作对准或监控之用。上述两种装置通常分开设计，并置于晶片的不同区域中，晶片表面可用于电路布局的区域就因为上述晶片应力消除图形与查检记号而减少并受限。
技术实现思路
有鉴于此，本专利技术的主要目的是提供一种半导体晶片、集成电路、及该半导体晶片的形成方法，以增加可用于电路布局的晶片表面积。为达成本专利技术的上述目的，本专利技术是提供一种半导体晶片，具有形成于一基底的一集成电路区，该半导体晶片包含置于该基底上的至少一晶片角落非电路(die-corner-circuit-forbidden；DCCF)区，该DCCF区是邻近该集成电路区；以及至少一查检记号形成于该DCCF区内，其中该查检记号是择自一激光熔线(laser fuse)标记、对准标记、或监控(monitor)标记。本专利技术所述的半导体晶片，该查检记号包含一介电材料或一导体材料。本专利技术所述的半导体晶片，该晶片角落非电路区包含一虚置金属图形与一密封环(seal ring)的一部分。本专利技术所述的半导体晶片，该虚置金属图形包含多个图形层；以及连接各该图形层之间的多个垂直柱状物。本专利技术所述的半导体晶片，该查检记号是形成于该些图形层的至少其中之一之中。本专利技术所述的半导体晶片，该查检记号包含该查检记号的第一构造体，位于该些图形层的其中之一之中，该第一构造体具有第一预定形状与第一组尺寸(dimension)；以及该查检记号的第二构造体，位于该些图形层的其中之一之中，该第二构造体具有第二预定形状与第二组尺寸。本专利技术所述的半导体晶片，该查检记号是置于该些图形层的最上层的金属层中。本专利技术所述的半导体晶片，该查检记号是延伸至该些图形层的各层中。本专利技术所述的半导体晶片，该虚置金属图形包含第一晶片应力消除(chip stress relief；CSR)区、第二晶片应力消除区、一密封环或上述的组合。本专利技术所述的半导体晶片，该查检记号是置于该第一晶片应力消除区内或该第二晶片应力消除区内。本专利技术所述的半导体晶片，该查检记号包含一材料具有该虚置金属图形的反相图形。本专利技术还提供一种半导体晶片，所述半导体晶片包含一组合式的查检记号于一半导体基底上的一金属图形中，该组合式的查检记号包含一位于该金属图形的顶层金属中的查检图形、与一下层结构。本专利技术所述的半导体晶片，该查检图形包含与该顶层金属相异的材料。本专利技术所述的半导体晶片，该查检图形包含一介电材料，是择自氧化硅、氮化硅、氮氧化硅、聚酰亚胺、旋涂玻璃、掺氟的二氧化硅、与低介电常数材料所组成的族群。本专利技术所述的半导体晶片，更包含一虚置金属图形于该半导体晶片的该晶片角落中。本专利技术所述的半导体晶片，该查检标记是置于该虚置金属图形中。本专利技术所述的半导体晶片，该下层结构包含该顶层金属以下的至少一金属层的图形。本专利技术是又提供一种集成电路，包含一应力消除图形形成于一基底；一查检记号形成于该应力消除图形内，该查检记号包含一L型标志，该L型标志具有一反相图形，其中该L型标志包含第一材料，而其周边区包含异于该第一材料的第二材料。本专利技术是又提供半导体晶片的形成方法，包含在一半导体基底上的一应力消除图形的预定区界线内，形成多个金属连接物，并保留一查检记号区；形成第一介电层填入该些金属连接物与该查检记号区之间的孔洞；形成一图形化的金属层于该应力消除图形的界线内，但避开保留的该查检记号区；形成第二介电层填入该些金属连接物与该查检记号区之间的孔洞；以及重复上述步骤，直到达成所需金属层的层数。本专利技术所述的半导体晶片，所述应力消除图形(虚置金属图形)与查检记号的整合设计中，将两者结构结合并设计在一起，而可以使电路布局所需的有效晶片面积最大化。附图说明图1为一俯视图，是显示本专利技术的集成电路的一实施例；图2为一剖面图，是显示本专利技术的集成电路的另一实施例；图3a至图3g为一系列的俯视图，是显示本专利技术的DCCF区的不同的实施例；图4a至图4g为一系列的俯视图，是显示本专利技术的查检记号的不同的实施例；图5为一俯视图，是显示本专利技术的集成电路的一实施例；图6为一剖面图，是显示本专利技术的集成电路的一实施例；图7为一剖面图，是显示图6的集成电路的界曾窗接触结构的一实施例。具体实施例方式为了让本专利技术的上述和其他目的、特征和优点能更明显易懂，下文特举一较佳实施例，并配合所附图示，作详细说明如下图1为一俯视图，是显示本专利技术的半导体晶片100的一实施例，其具有晶片角落结构。图2为半导体晶片100部分结构的剖面图。半导体晶片100可包含形成于一基底110的一集成电路区120，基底110可为硅、锗、钻石、其他半导体材料、介电薄膜、或上述的组合。集成电路区120可包含各种电子装置例如形成于基底110的被动元件与主动元件。半导体晶片100更包含形成于基底110上的一晶片角落非电路(die-corner-circuit-forbidden；DCCF)区130。DCCF区130是位于半导体晶片100的一角，由于DCCF区130会在例如晶片切割或封装等后段制程之中或之后会受到较大的应力，DCCF区130并不包含上述集成电路。DCCF区130可包含一虚置(dummy)金属图形140，用来释放晶片角落所受的应力。虚置金属图形140可包含第一角落应力消除(corner stress relief；CSR)区142，并可更包含第二CSR区144。第一、第二CSR区142、144可位于DCCF区130内，排列在彼此附近，例如图1所示，第一CSR区142排列在DCCF区130的外缘、而第二CSR区144紧邻集成电路区120。在DCCF区130中，第一CSR区142的形状例如实质上为三角形，较好为直角三角形；而第二CSR区144的形状例如实质上为平行六面体、不规则四边形、或梯形。第一CSR区142的大小例如图1中的L1、L2为50～150微米；第二CSR区144的大小例如图1中的L3、L4为50～200微米。DCCF区130可更包含一密封环150的一部分。在现有技术中，查检记号与DCCF区是采相互分离的设计，且位于晶片的不同区域，因此其所造成的晶片可用表面区域及晶片面积使用率的受限，导致电路的布局与排列受到冲击。在上述本专利技术的结构中，CSR图形与查检记号的整合设计，可使电路设计中实际上可使用的晶片面积达到最大化的程度。图3a至图3g为一系列的俯视图，是显示本专利技术的DCCF区130中(请参考图1)，第一CSR区142、第二CSR区144、与密封环150的排列的不同的实施例。请一并参考图1，在图3a所示的布局305中，密封环150是排列于第一CSR区142与第二CSR区144之间，且并未与其相连。通过此布局305本文档来自技高网...

【技术保护点】
一种半导体晶片，具有形成于一基底的一集成电路区，其特征在于，该半导体晶片包含：置于该基底上的至少一晶片角落非电路区，该晶片角落非电路区是邻近该集成电路区；以及至少一查检记号于该晶片角落非电路区内，其中该查检记号是择自：由一激 光熔线标记、对准标记、与监控标记所组成的族群。

【技术特征摘要】
US 2004-11-8 10/983,4251.一种半导体晶片，具有形成于一基底的一集成电路区，其特征在于，该半导体晶片包含置于该基底上的至少一晶片角落非电路区，该晶片角落非电路区是邻近该集成电路区；以及至少一查检记号于该晶片角落非电路区内，其中该查检记号是择自由一激光熔线标记、对准标记、与监控标记所组成的族群。2.根据权利要求1所述的半导体晶片，其特征在于，该查检记号包含一介电材料或一导体材料。3.根据权利要求1所述的半导体晶片，其特征在于，该晶片角落非电路区包含一虚置金属图形与一密封环的一部分。4.根据权利要求3所述的半导体晶片，其特征在于，该虚置金属图形包含多个图形层；以及连接各该图形层之间的多个垂直柱状物。5.根据权利要求4所述的半导体晶片，其特征在于，该查检记号是形成于该图形层的至少其中之一之中。6.根据权利要求4所述的半导体晶片，其特征在于，该查检记号包含该查检记号的第一构造体，位于该图形层的其中之一之中，该第一构造体具有第一预定形状与第一组尺寸；以及该查检记号的第二构造体，位于该图形层的其中之一之中，该第二构造体具有第二预定形状与第二组尺寸。7.根据权利要求4所述的半导体晶片，其特征在于，该查检记号是置于该图形层的最上层的金属层中。8.根据权利要求7所述的...

【专利技术属性】
技术研发人员：傅宗民，林晃生，韩郁琪，陈宪伟，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：71[中国|台湾]