具有位于后钝化部上方的势垒层的凸块结构制造技术

一种半导体器件包括：势垒层，位于焊料凸块和后钝化互连(PPI)层之间。势垒层由无电镀镍(Ni)层、无电镀钯(Pd)层、或者浸渍(Au)层中的至少一个形成。

【技术实现步骤摘要】

本专利技术涉及半导体器件的制造，更具体地，涉及半导体器件中的凸块结构。
技术介绍
现代集成电路实际上由成百上千的诸如晶体管和电容器的有源器件组成。这些器件最初彼此隔离，但是稍后互连在一起，从而形成功能电路。典型的互连结构包括横向互 连，例如金属线(布线)；和垂直互连，例如，通孔和接触。互连越来越多地决定现代集成电路的性能和密度的局限。在互连结构的顶部，在各个芯片的表面上形成结合焊盘，并且露出该接合焊盘。通过接合焊盘进行电连接，从而将芯片连接至封装衬底或另一管芯。可以将接合焊盘用于引线接合或倒转芯片接合。倒装芯片封装利用凸块建立在芯片的I/O焊盘和封装件的衬底或引线框之间的电接触。在结构上，凸块实际上包括凸块本身和“凸块下金属”(UBM),该凸块下金属位于凸块和I/O焊盘之间。现在，晶圆级芯片规模封装(WLCSP)广泛用于其低成本和相对简单的エ艺。在典型的WLCSP中，在钝化层上形成诸如重新分布线(RDL)的后钝化互连(PPI)线，然后，形成聚合物薄膜和凸块。现有的UBM形成エ艺需要物理汽相沉积(PVD)步骤，金属电镀步骤，或者这两个步骤的组合，从而形成金属化膜。进ー步需要利用光刻和蚀刻エ艺施加光刻胶材料，从而限定用干与凸块接触的UBM面积。然而，蚀刻エ艺使聚合物薄膜的表面变粗糙，从而在晶圆背侧研磨エ艺以后，可能导致残余物。
技术实现思路
为解决上述问题，本专利技术提供给了ー种半导体器件，包括半导体衬底；钝化层，覆盖半导体衬底；互连层，覆盖钝化层，包括线区域和连接焊盘区域；保护层，覆盖互连层，并且露出互连层的连接焊盘区域；势垒层，形成在连接焊盘区域的露出部分上；以及焊料凸块，形成在势垒层上；其中，势垒层包括镍(Ni)层、钯(Pd)层、或者金(Au)层中的至少ー个。其中，互连层包括铜。其中，势垒层为无电镀Ni/无电镀Pd/浸溃Au (ENEPIG)结构。其中，势垒层为无电镀Ni/无电镀Pd (ENEP)结构。其中，势垒层为无电镀Ni/浸溃Au (ENIG)结构。其中，保护层包括聚合物层。其中，保护层具有露出连接焊盘区域的开ロ，并且开ロ具有大于或等于20μπι的直径。其中，势垒层形成在保护层的开口内。该半导体器件进ー步包括另一保护层，位于互连层和钝化层之间。其中，半导体衬底包括导电焊盘，其中，通过钝化层部分地覆盖导电焊盘，并且将导电焊盘电连接至互连层的线区域。此外，本专利技术ー种封装组件，包括半导体器件包括后钝化互连PPI层，包括线区域和连接焊盘区域；聚合物层，覆盖PPI层的线区域，并且露出PPI层的连接焊盘区域；以及势垒层，位于PPI层的露出的连接焊盘区域上；衬底，包括导电区域；以及焊接点结构，位于半导体器件的势垒层和衬底的导电区域之间；其中，势垒层包括镍(Ni)层、钯(Pd)层、或者金(Au)层中的至少ー个。其中，互连层包括铜。 其中，势垒层为无电镀Ni/无电镀Pd/浸溃Au (ENEPIG)结构。其中，势垒层为无电镀Ni/无电镀Pd (ENEP)结构。其中，势垒层为无电镀Ni/浸溃Au (ENIG)结构。其中，聚合物层具有露出连接焊盘区域的开ロ，并且开ロ具有大于或等于20 μ m的直径。此外，还提供了ー种形成半导体器件的方法，包括以下步骤提供半导体衬底；形成覆盖半导体衬底的钝化层；形成覆盖钝化层的互连层，互连层包括线区域和连接焊盘区域；形成覆盖互连层的保护层；在保护层中形成开ロ，从而露出互连层的连接焊盘区域；通过无电镀エ艺或者浸溃电镀エ艺在保护层的开口内的焊盘区域上形成势垒层；以及在势垒层上形成焊料凸块；其中，势垒层包括镍(Ni)层、钯(Pd)层、或者金(Au)层中的至少ー个。其中，形成焊料凸块包括将焊料球附接在势垒层上。其中，开ロ的直径大于或等于20 μ m。其中，势垒层包括无电镀镍(Ni)层、无电镀钯(Pd)层、或者浸溃金(Au)层中的至少ー个。附图说明图1-5为根据示例性实施例示出形成具有凸块结构的半导体器件的方法的各种中间阶段的横截面图；以及图6为根据示例性实施例的封装组件的横截面图。具体实施例方式下面，详细讨论本专利技术实施例的制造和使用。然而，应该理解，实施例提供了许多可以在各种具体环境中实现的可应用的专利技术概念。所讨论的具体实施例仅仅示出制造和使用实施例的具体方式，而不用于限制本专利技术的范围。本文所讨论的实施例涉及用于半导体器件的凸块结构的使用方式。如下文中所讨论的，公开了为了将ー个衬底附接至另ー衬底使用凸块结构的实施例，其中，每个衬底可以为管芯、晶圆、插入衬底、印刷电路板、封装衬底等，从而允许管芯到管芯、晶圆到管芯、晶圆到晶圆、管芯或者晶圆到插入衬底或印刷电路板或者封装衬底等。在整个附图和所描述的实施例中，将相同的參考标号用于指定相同的元件。现在，将具体结合在附图中所示的示例性实施例作为參考。在可能的情况下，在附图和描述中使用相同的參考标号，从而指的是相同或相似的部件。在附图中，为了清楚和方便，可以放大形状和厚度。该描述尤其涉及根据本专利技术形成装置的一部分的元件或者直接地与该装置配合的更多元件。应该理解，没有具体示出或描述的元件可以采用本领域技术人员已知的各种形式。此外，当将层称作位于另ー层上或者衬底“上”时，该层可能直接位于另ー层上方或者该衬底上方，或者还可以存在中间层。整个本说明书中引用“一个实施例”或“某个实施例”意味着至少ー个实施例包括关于所述实施例而描述的特定部件、结构或特征。因此在本说明书的各个位置出现的短语“在ー个实施中”或“在某个实施例中”不一定均指同一个实施例。而且，在一个或多个实施例中可以以任何合适的方式组合特定部件、结构或特征。应理解，以下附图没有按比例绘制；而这些附图只是为了阐明。图I-图4示出了根据实施例形成半导体器件中的凸块结构的方法的各个中间阶段。首先，參考图1，根据实施例示出了衬底10的一部分，该衬底具有形成在其上的电路12。 例如，衬底10可以包括绝缘体上半导体(SOI)衬底的体硅、掺杂或未掺杂、或者有源层。通常，SOI衬底包括形成在绝缘体层上的半导体材料(例如，硅)的层。绝缘层可以为例如，隐埋氧化物(BOX)层或者氧化硅层。可以将绝缘体层设置在衬底上，通常为硅衬底或者玻璃衬底。还可以使用其他衬底，例如，多层或梯度衬底。形成在衬底10上的电路12可以为适用于特定应用的任何类型的电路。在实施例中，电路12包括形成在衬底10上的电气器件,该衬底具有覆盖电气器件的ー个或多个介电层。可以在介电层之间形成金属层，从而在电气器件之间传递电信号。还可以在ー个或多个介电层中形成电气器件。例如，电路12可以包括互连的诸如晶体管的各种N型金属氧化物半导体(NMOS)和/或P型金属氧化物半导体(PMOS)器件、电容器、电阻器、ニ极管、发光二极管、熔丝等，从而实施可以ー种或多种功能。多种功能可以包括存储结构、处理结构、传感器、放大器、功率分布、输入/输出电路等。本领域中的技术人员之ー应该理解，仅为了说明的目的，提供了以上实例，从而进一步说明了一些示例性实施例的应用，并且不是为了以任何方式限定本专利技术。可以将其他电路适当用于给定应用。在图I中还示出了层间介电(ILD)层14。例如，ILD层14可以通过诸如旋涂、化学汽相沉积(CVD)、和/或等离子增强CVD (PECVD)的任何适当方法由低本文档来自技高网...

【技术保护点】
一种半导体器件，包括：半导体衬底；钝化层，覆盖所述半导体衬底；互连层，覆盖所述钝化层，包括线区域和连接焊盘区域；保护层，覆盖所述互连层，并且露出所述互连层的所述连接焊盘区域；势垒层，形成在所述连接焊盘区域的所述露出部分上；以及焊料凸块，形成在所述势垒层上；其中，所述势垒层包括：镍(Ni)层、钯(Pd)层、或者金(Au)层中的至少一个。

【技术特征摘要】
2011.06.24 US 13/167,9461.一种半导体器件，包括 半导体衬底； 钝化层，覆盖所述半导体衬底； 互连层，覆盖所述钝化层，包括线区域和连接焊盘区域； 保护层，覆盖所述互连层，并且露出所述互连层的所述连接焊盘区域； 势垒层，形成在所述连接焊盘区域的所述露出部分上；以及 焊料凸块，形成在所述势垒层上； 其中，所述势垒层包括镍(Ni)层、钯(Pd)层、或者金(Au)层中的至少一个。2.根据权利要求I所述的半导体器件，其中，所述互连层包括铜。3.根据权利要求I所述的半导体器件，其中，所述势垒层为无电镀Ni/无电镀Pd/浸溃Au (ENEPIG)结构。4.根据权利要求I所述的半导体器件，其中，所述势垒层为无电镀Ni/无电镀Pd (ENEP)结构。5.根据权利要求I所述的半导体器件，其中，所述势垒层为无电镀Ni/浸溃Au(ENIG)结构。6.根据权利要求I所述的半导体器件，其中，所述保护层包括聚合物层。7.根据权利要求I所述的半导体器件，其中，所述保护层具有露出所述连接焊盘区域的开口，并且所述开口具有大...

【专利技术属性】
技术研发人员：卢祯发，刘重希，李明机，余振华，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：