半导体装置的单元接触和位元线的制作方法制造方法及图纸

本发明专利技术公开了位在第二导电层上的氮化硅层的运用方式，在蚀刻第二导电层后，形成一氧化硅间隙壁，而定义出一间隔，然后形成另一氮化硅层填满前述的间隔，接着，移除氧化硅间隙壁，最后蚀刻第一导电层而分开位元线和单元接触线。

【技术实现步骤摘要】

本专利技术涉及一种半导体装置，特别是涉及ー种半导体装置的単元接触和位元线的制作方法。
技术介绍
动态随机存储器(DRAM)是由许多存储单元所构成，同时它也是目前最常用的一种主要的挥发性存储器。DRAM的每ー个存储单元是由ー个金属氧化物半导体(MOS)晶体管及至少ー个电容所堆叠串联而成的，电容是用来储存电荷作为位元资料，而MOS晶体管是用来控制电容中电荷的存取，电荷是借由位元线进行传送，位元线是和MOS晶体管的源极掺杂区电连结，一単元接触和MOS晶体管的漏极掺杂区电连结。一般来说，位元线和单元接触是由金属、金属硅化物或是多晶硅形成。 随着半导体技术朝向发展体积小、低消耗功率、低漏电流及高操作速度的装置和系统发展。在半导体存储器方面，则需要一新颖的エ艺，而降低存储单元的体积并且提供一个更简易的方式来形成位元线和单元接触。
技术实现思路
本专利技术提供了一种用于半导体装置，例如动态随机存储器(DRAM)的単元接触和位元线的制作方法。根据本专利技术的优选实施例，一种半导体装置的単元接触和位元线的制作方法，包括以下步骤首先提供一基底，然后形成一第一导电层、一第二导电层、一第一氮化娃层由下至上排列于基底上，然后图案化第一氮化硅层和第二导电层而形成多条线形掩膜，接着分别形成一对间隙壁于各条线形掩膜的两侧，其中各个间隙壁间定义出ー间隔，再形成一第二氮化硅层填满前述间隔，然后移除间隙壁，最后用第二氮化硅层和各条线形掩膜作为掩膜，移除部分的第一导电层。根据本专利技术的另ー优选实施例，本专利技术提供一种半导体装置的単元接触和位元线的制作方法，其中ー单元接触和一位元线形成在一基底上，基底包括一向一第一方向延伸的有源区域，多个沟渠式隔离和多个浅沟渠隔离系交替地设置在基底中，并且沟渠式隔离和浅沟渠隔离是向一第二方向延伸，沟渠式隔离和浅沟渠隔离分别和有源区域相交，一漏极掺杂区设置在有源区域中，并且漏极掺杂区位在沟渠式隔离的其中之一和浅沟渠隔离的其中之一两者间，一源极掺杂区设置于有源区域中，并且源极掺杂区位在漏极掺杂区旁，源极掺杂区位在沟渠式隔离的其中之一和浅沟渠隔离的其中之一两者间，前述的制作方法，包括首先形成一第一导电层，一第二导电层、一第一氮化硅层由下至上排列在有源区域、沟渠式隔离和浅沟渠隔离上，接着图案化第一氮化硅层和第二导电层而形成多条线形掩膜，线形掩膜是向第二方向延伸，然后分别形成一对间隙壁在各条线形掩膜的两侧，其中各个间隙壁间定义出一第一间隔，再形成一第二氮化硅层而填满第一间隔，移除间隙壁而形成一第二间隔在条线形掩膜和第二氮化硅层间，其中直接位于沟渠式隔离和浅沟渠隔离上方的第一导电层是由第二间隔暴露出来，最后，用线形掩膜和第二氮化硅层为掩膜，移除暴露出的第一导电层。附图说明图I至图14是ー种半导体装置的単元接触和位元线的制作方法的示意图。其中，附图标记说明如下10基底12第一有源区域14第二有源区域16絶缘区域18沟渠式隔离20浅沟渠隔离22栅极电极24第一漏极掺杂区 26第一源极掺杂区 28第二漏极掺杂区30第二源极掺杂区32 第一导电层34第二导电层36 氮化硅38图案化光致抗蚀剂40 线形掩膜42间隙壁44 氮化硅层46电容CC 单元接触CL単元接触线DL 位元线Gl第一间隔G2 第二间隔具体实施例方式虽然本专利技术以优选实施例公开如下，然而其并非用来限定本专利技术，任何本领域的技术人员，在不脱离本专利技术的精神和范围内，当可作些许的更动与润饰，因此本专利技术的保护范围以权利要求书所界定的为标准，为了不使本专利技术的精神难懂，部分公知结构和エ艺步骤的细节将不在此揭露。同样地，附图所表示是优选实施例中的装置示意图，但并非用来限定装置的尺寸，特别是，为使本专利技术可更清晰地呈现，部分元件的尺寸可能放大呈现在图中。而且，多个优选实施例中所公开相同的元件将标示相同或相似的符号，以使说明更容易且清晰。图I至图14是ー种半导体装置的単元接触和位元线的制作方法示意图。图I是根据本专利技术的一优选实施例的单元阵列的部分上视示意图。图2是沿图I中AA’切线方向(參考坐标X轴方向)的剖面示意图。请參考图I至图2，首先，提供一基底10，基底10可以是一半导体基底，例如硅基底、硅覆外延基底、硅覆绝缘基底、硅化锗基底、神化镓(GaAs)基底、磷神化镓(GaAsP)基底、磷化铟(InP)基底、神铝化镓(GaAlAs)基底、磷化铟镓(InGaP)基底或者各种含有硅、锗、锗化硅、碳化硅等化合物的基底。基底10包括一第一有源区域12、一第二有源区域14和一位于第一有源区域12和第二有源区域14间的絶缘区域16，絶缘区域16可以为ー场氧化层，第一有源区域12、第二有源区域14和絶缘区域16是向參考坐标X轴方向延伸，另外，多个沟渠式隔离18和多个浅沟渠隔离20交替地排列在于基底10中，并且沟渠式隔离18和浅沟渠隔离20皆向參考坐标Y轴方向延伸，參考坐标X轴方向垂直于參考坐标Y轴方向，各个沟渠式隔离18和各个浅沟渠隔离20均和第一有源区域12、第ニ有源区域14和ー絶缘区域16相交，ー栅极电极22埋入于絶缘区域16中并且向參考坐标X轴方向延伸。一第一漏极掺杂区24设置在第一有源区域12内，并且第一漏极掺杂区24介于ー个沟渠式隔离18和一个浅沟渠隔离20间，一第一源极掺杂区26也设置在第一有源区域12内，并且第一源极掺杂区26介于ー个沟渠式隔离18和一个浅沟渠隔离20间，另外第一源极掺杂区26与第一漏极掺杂区24位置相近。详细来说，第一源极掺杂区26所在的第一有源区域12与第一漏极掺杂区24所在的第一有源区域12位置相近，其间只有ー个沟渠式隔离18或一个浅沟渠隔离20将两个第一有源区域12隔开。一第二漏极掺杂区28设置在第二有源区域14内，并且第二漏极掺杂区28介于ー个沟渠式隔离18和一个浅沟渠隔离20间，一第二源极掺杂区30也设置在第二有源区域14内，并且第二源极掺杂区30介于ー个沟渠式隔离18和一个浅沟渠隔离20间，另外第二源极掺杂区30与第二漏极掺杂区28位置相近。详细来说，第二源极掺杂区30所在的第二有源区域14和第二漏极掺杂区28所在的第二有源区域14位置相近。因为第二有源区域14的剖面结构本质上和第一有源区域12相同，为了使附图简单易懂，图2只画出第一有源区 域12的剖面示意图。图3是本专利技术的一优选实施例所画出的单元阵列覆盖ー图案化光致抗蚀剂的部分上视示意图。图4是沿图3中BB’切线方向(參考坐标X轴方向)的剖面示意图。如图3和图4所示，一第一导电层32、一第二导电层34和ー氮化硅层36，由下至上形成在基底10的表面。第一导电层32、第二导电层34和氮化娃层36覆盖第一有源区域12、第二有源区域14、浅沟渠隔离20、沟渠式隔离18和絶缘区域16。其中，第一导电层32包括氮化钛、钨、钛、氮化钨、多晶硅或其组合；另外第二导电层34包括钨。然后形成ー图案化光致抗蚀剂38于氮化硅层36上。前述的图案化光致抗蚀剂38可以为线形，并且覆盖第一漏极掺杂区24、第二漏极掺杂区28、部分的浅沟渠隔离20和部分的沟渠式隔离18，图案化光致抗蚀剂38是沿着參考坐标X轴方向延伸。如图5所示，用图案化光致抗蚀剂38当掩膜，蚀刻氮化硅层36和第二导电层34，因此蚀刻后剰余的氮化硅层36和第二导电层34则形成本文档来自技高网...

【技术保护点】
一种半导体装置的单元接触和位元线的制作方法，其特征在于，包括：提供一基底；形成一第一导电层、一第二导电层、一第一氮化硅层由下至上排列在基底上；图案化所述第一氮化硅层和所述第二导电层以形成多条线形掩膜；分别形成一对间隙壁于各所述线形掩膜的两侧，其特征在于，各所述间隙壁间定义出一间隔；形成一第二氮化硅层填满所述间隔；移除所述多个间隙壁；及用所述第二氮化硅层和所述多个线形掩膜当作掩膜，移除部分的所述第一导电层。

【技术特征摘要】
2011.06.21 US 13/164,7781.一种半导体装置的単元接触和位元线的制作方法，其特征在于，包括 提供一基底； 形成一第一导电层、一第二导电层、一第一氮化娃层由下至上排列在基底上； 图案化所述第一氮化硅层和所述第二导电层以形成多条线形掩膜； 分别形成ー对间隙壁于各所述线形掩膜的两侧，其特征在于，各所述间隙壁间定义出ー间隔； 形成一第二氮化硅层填满所述间隔； 移除所述多个间隙壁；及 用所述第二氮化硅层和所述多个线形掩膜当作掩膜，移除部分的所述第一导电层。2.根据权利要求I所述的半导体装置的単元接触和位元线的制作方法，其特征在干，直接位在所述第二氮化硅层下的所述第一导电层，是作为位元线。3.根据权利要求2所述的半导体装置的単元接触和位元线的制作方法，其特征在干，所述位元线是设置在所述基底内的一源极掺杂区。4.根据权利要求3所述的半导体装置的単元接触和位元线的制作方法，其特征在干，一浅沟渠隔离会埋入所述基底中并且和所述源极掺杂区相邻。5.根据权利要求I所述的半导体装置的単元接触和位元线的制作方法，其特征在干，直接位在所述第一氮化硅层下方的所述第一导电层和所述第二导电层，是作为ー单元接触线。6.根据权利要求5所述的半导体装置的単元接触和位元线的制作方法，其特征在干，所述单元接触线是放置在所述基底内的漏极掺杂区上。7.根据权利要求6所述的半导体装置的単元接触和位元线的制作方法，其特征在干，一浅沟渠隔离是埋入所述基底中并且和所述漏极掺杂区相邻。8.根据权利要求6所述的半导体装置的単元接触和位元线的制作方法，还包括将所述単元接触线分割成多个单元接触。9.根据权利要求I所述的半导体装置的単元接触和位元线的制作方法，其特征在干，所述第一导电层包括氮化钛、钨、钛、氮化钨、多晶硅或其组合。10.根据权利要求I所述的半导体装置的単元接触和位元线的制作方法，其特征在干，所述第二导电层包括钨。11.根据权利要求I所述的半导体装置的単元接触和位元线的制作方法，其特征在干，所述多个间隙壁包括氧化硅。12.—种半导体装置的単元接触和位元线的制作方法，其特征在于，一単元接...

【专利技术属性】
技术研发人员：希亚姆·苏尔氏，拉尔斯·黑尼克，
申请(专利权)人：南亚科技股份有限公司，
类型：发明
国别省市：