位线结构及其制造方法技术

本发明专利技术公开了一种位线结构及其制造方法，包括：一基材，具有一瓶状沟槽于其中，其中此瓶状沟槽包含一第一沟槽及一扩大的第二沟槽，且其中第一沟槽及第二沟槽各自具有相互面对的一第一侧壁及一第二侧壁，此第一及第二沟槽的第一侧壁皆位于瓶状沟槽的同一侧；一绝缘层，位于第二沟槽中，具有一第一开口朝向第一沟槽，且与第二沟槽构成一第二开口，此第二开口连接至第一开口并暴露出第二沟槽的第一侧壁的顶部部分；一导电材料，至少位于基材的邻接于第二开口的部分中；以及一导线，位于第一开口中，且与导电材料直接接触。依照本发明专利技术实施例所提供的位线结构及其制造方法，可有效降低位线及位线之间的寄生电容，且不会增加位线及位线之间的最小间隔。

【技术实现步骤摘要】

本专利技术是有关于半导体装置，且特别是有关于一种动态随机存取存储器及其制造方法。
技术介绍
目前，动态随机存取存储器(dynamic random access memory, DRAM)产业已发展出埋入式位线结构，将位线制作于基材中，以缩减存储器的体积。目前，业界亦已导入垂直式晶体管的结构。在垂直式晶体管结构中，晶体管的主动区形成于单晶的半导体基材中。储存电容形成于主动区的顶部。位线及字线埋在半导体基材中，每条位线字线与晶体管的主动区电连接，并通过位线及字线控制储存电容中电荷的变化。目前，有多种形成埋入式位线的方法。例如，参见US Application2010/0090348,·其是利用在沟槽的单边侧壁上形成开口的工艺，使位线得以透过该单边侧壁的开口，透过接触元件与其他半导体元件电连接。然而，依照上述方法所制造的动态随机存取存储器，特别是在尺寸微缩之后，由一位线的该单边侧壁开口扩散至半导体基材中的有可能会于各种高温工艺中扩散至另一位线附近，而产生高的寄生电容。例如，如图I显示为依照现有方法制造的动态随机存取存储器的位线的剖面图。位线130的接触元件128有可能会在各种高温工艺下在半导体基材100中扩散至相邻的位线130附近(扩散后以虚线表示)，而产生高的寄生电容。因此，为了降低寄生电容，位线及位线之间需要一较大的间隔，或以更厚的绝缘层110来隔离位线102a及半导体基材100，不利于更先进的半导体工艺的发展。因此，业界需要的是一种能够改善上述问题的。
技术实现思路
本专利技术实施例提供一种位线结构的制造方法提供一基材；形成一瓶状沟槽于此基材中，其中此瓶状沟槽包含一第一沟槽及一扩大的第二沟槽，且其中此第一沟槽及此第二沟槽各自具有相互面对的一第一侧壁及一第二侧壁，此第一及此第二沟槽的此第一侧壁皆位于此瓶状沟槽的同一侧；形成一绝缘层覆盖此第二沟槽的此第一及此第二侧壁及底部；形成一朝向此第一沟槽的第一开口于此绝缘层中；自此第一开口移除此绝缘层的靠近此第二沟槽的此第一侧壁的一顶部部分的部分，形成一第二开口，此第二开口连接此第一开口并暴露出此第二沟槽的此第一侧壁的此顶部部分；填入一导电材料于此第二开口中；以及形成一导线于此瓶状沟槽的底部，此导线与此导电材料直接接触。本专利技术实施例一种位线结构，包括一基材，具有一瓶状沟槽于其中，其中此瓶状沟槽包含一第一沟槽及一扩大的第二沟槽，且其中此第一沟槽及此第二沟槽各自具有相互面对的一第一侧壁及一第二侧壁，此第一及此第二沟槽的此第一侧壁皆位于此瓶状沟槽的同一侧；一绝缘层，位于此第二沟槽中，具有一第一开口朝向此第一沟槽，且与此第二沟槽构成一第二开口，此第二开口连接至此第一开口并暴露出此第二沟槽的此第一侧壁的一顶部部分；一导电材料，至少位于此基材的邻接于此第二开口的部分中；以及一导线，位于此第一开口中，且与此导电材料直接接触。依照本专利技术实施例所提供的，可有效降低位线及位线之间的寄生电容，且不会增加位线及位线之间的最小间隔。因此，位线及位线之间的间隔即便大幅缩减，亦不会导致有过高的寄生电容产生。附图说明此处所说明的附图用来提供对本专利技术的进一步理解，构成本申请的一部分，并不构成对本专利技术的限定。在附图中图I显示现有的动态随机存取存储器的位线结构的剖面图；图2显示依照本专利技术实施例的动态随机存取存储器的上视图；图3A至图3S显示依照本专利技术实施例的动态随机存取存储器的位线的制造步骤的·剖面图。附图标号100 半导体基材；110 绝缘层；128 接触元件；130 位线；202 位线；204 字线；206 主动区；208 接触插塞；210 接触插塞；300 基材；302 垫层；304 第一沟槽；305a 第一侧壁；305b 第二侧壁；306 保护层；308 第二沟槽；309 瓶状沟槽；310 绝缘层；312 第一开口；314 导电材料；316 氧化层；318 氮化硅层；320a、320b 保护层；322 牺牲层；324a 未掺杂的无晶相硅层；324b 经掺杂的无晶相硅层；326 第二开口；328 接触元件；330 导线。具体实施例方式为让本专利技术的上述和其他目的、特征、和优点能更明显易懂，下文特举出较佳实施例，并配合所附图式，作详细说明如下。请参见图2，其显示为本专利技术实施例所提供的一动态随机存取存储器的上视图。在一半导体基材200中，含有多条供位线202形成的沟槽及多条供字线204形成的沟槽，彼此实质上垂直交错排列。每条供位线202形成的沟槽中含有位线202，每条供字线形成的沟槽中含有字线204，其中字线204被分割为左右两条(如图2所示)。此晶体管的主动区206为未凹陷的区域，因而形成一柱体。每条位线202及字线204皆与晶体管的主动区电连接，且各自通过连接外部电路的插塞208、210提供输入/输出信号。依照本专利技术的实施例，每个位线及字线的宽度及其所夹的区域，依照最小元件尺寸F来决定，以达到高密度的堆积。因此，本专利技术所述的动态随机存取存储器包含4F2的存储单元。图3A至图3R显示为依照本专利技术实施例的动态随机存取存储器的位线的制造方法的剖面图。参见图3A，其显示为依照图2中所示的线段X-X的剖面结构。首先，提供一基材300。在一实施例中,基材300可为未掺杂的单晶娃基材,或掺杂有一导电型态的半导体基材，例如含P型掺杂的娃锗基材。可视需要形成垫层(pad layer) 302于半导体基材300上。垫层302上具有一图案化光刻胶(未显示)，可依照此光刻胶的图案刻蚀半导体基材300形成一第一沟槽304。在一实施例中，此垫层(pad layer) 302可为氮化娃。图案化光刻胶可在第一沟槽304形成后予以移除。第一沟槽304的宽度可为约10 lOOnm。第一沟槽304的深宽比可为约2 6。参见图3B，其显示形成一保护层306(在本专利技术实施例中，亦可称之为第一保护层)内衬于第一沟槽304的侧壁上，且在干刻蚀后暴露出该第一沟槽304的底部。在一实施例中，保护层306可包括光刻胶、氮化硅、氮化钛、或前述的组合。保护层306的厚度可为约10 500人。·接着，参见图3C，以保护层306为掩膜，进行一刻蚀工艺，以由第一沟槽304的底部向其下方的半导体基底300进行等向性或非等向性刻蚀，且不破坏第一沟槽304的轮廓。因此，由该第一沟槽304底部向其下方形成一扩大的第二沟槽308。虽然图示中仅显示方形，然而第二沟槽的剖面形状亦可为其他形状，例如圆形、椭圆形、锥形或其他任意形状。此第二沟槽308与第一沟槽304构成一瓶状沟槽309。在一实施例中，此第二沟槽308的最大宽度可为约30 120nm，深度可为约10 lOOnm。因此，所形成的瓶状沟槽309的深度可为约100 lOOOnm，且深宽比介于约3 8之间。第一沟槽304及第二沟槽308各自具有相互面对的一第一侧壁及一第二侧壁，该第一及该第二沟槽的第一侧壁305a皆位于该瓶状沟槽309的同一侧。亦即，如图3C所示，瓶状沟槽309的第一侧壁305a由第一沟槽的第一侧壁及第二沟槽的第一侧壁所构成；瓶状沟槽309的第二侧壁305b由第一沟槽的第二侧壁及第二沟槽的第二侧壁所构成。接着，参见图3D，其显示形成绝缘材料310在瓶状沟槽309中。绝缘材料310可包含氧化物或低介本文档来自技高网...

【技术保护点】
一种位线结构的制造方法，其特征在于，包括：提供一基材；形成一瓶状沟槽于所述基材中，其中所述瓶状沟槽包含一第一沟槽及一扩大的第二沟槽，且其中所述第一沟槽及所述第二沟槽各自具有相互面对的一第一侧壁及一第二侧壁，所述第一及所述第二沟槽的所述第一侧壁皆位于所述瓶状沟槽的同一侧；形成一绝缘层覆盖所述第二沟槽的所述第一及所述第二侧壁及底部；形成一朝向所述第一沟槽的第一开口在所述绝缘层中；自所述第一开口移除所述绝缘层的靠近所述第二沟槽的所述第一侧壁的一顶部部分的部分，形成一第二开口，所述第二开口连接所述第一开口并暴露出所述第二沟槽的所述第一侧壁的所述顶部部分；填入一导电材料于所述第二开口中；以及形成一导线于所述瓶状沟槽的底部，所述导线与所述导电材料直接接触。

【技术特征摘要】
1.一种位线结构的制造方法，其特征在于，包括 提供一基材； 形成一瓶状沟槽于所述基材中，其中所述瓶状沟槽包含一第一沟槽及一扩大的第二沟槽，且其中所述第一沟槽及所述第二沟槽各自具有相互面对的ー第一侧壁及一第二側壁，所述第一及所述第二沟槽的所述第一侧壁皆位于所述瓶状沟槽的同一侧； 形成一绝缘层覆盖所述第二沟槽的所述第一及所述第二侧壁及底部； 形成一朝向所述第一沟槽的第一开ロ在所述绝缘层中； 自所述第一开ロ移除所述绝缘层的靠近所述第二沟槽的所述第一侧壁的ー顶部部分的部分，形成一第二开ロ，所述第二开ロ连接所述第一开ロ并暴露出所述第二沟槽的所述第一侧壁的所述顶部部分； 填入ー导电材料于所述第二开口中；以及 形成一导线于所述瓶状沟槽的底部，所述导线与所述导电材料直接接触。2.如权利要求I所述的位线结构的制造方法，其特征在于，形成所述瓶状沟槽的步骤包含 形成所述第一沟槽于所述基材中； 形成一第一保护层内衬于所述第一沟槽的所述第一及所述第二侧壁上； 刻蚀所述第一沟槽的底部，形成所述第二沟槽。3.如权利要求I所述的位线结构的制造方法，其特征在干，自所述第一开ロ移除所述绝缘层的靠近所述第二沟槽的第一侧壁的ー顶部部分的部分的步骤包含 填入所述导电材料于所述第一开口中； 形成一第二保护层及一第三保护层，其中所述第二保护层内衬于所述第一沟槽的所述第一及所述第二侧壁上，且其中所述第三保护层覆盖于所述第二保护层上，且更延伸至所述第二沟槽中； 形成ー牺牲层于所述导电材料上； 选择性地移除靠近所述第一侧壁的所述第三保护层；及 以所述第二侧壁上的所述第三保护层为掩膜，移除所述绝缘层的靠近所述第二沟槽的所述第一侧壁的所述顶部部分的部分。4.如权利要求3所述的位线结构的制造方法，其特征在于，所述填入所述...

【专利技术属性】
技术研发人员：郭泽绵，
申请(专利权)人：华邦电子股份有限公司，
类型：发明
国别省市：