内存装置的制造方法制造方法及图纸

本发明专利技术提供一种内存装置的制造方法，包含：提供基板，所述基板包含深沟槽电容及闸极导电层结构；在该基板与该闸极导电层结构相邻的区域布植第一掺杂物，以在该闸极导电层结构的第一侧形成源极区以及在该闸极导电层结构的另一侧形成汲极区；对该基板布植第二掺杂物以形成环型布植区，该环型布植区的掺杂浓度不会缩短该内存装置的数据维持时间；以及对该汲极区进行退火处理，以形成位于该汲极区之下的扩散区。本发明专利技术可用来抑制短通道效应的发生(避免击穿，以及降低次临界电压(sub-Vt))、以及在不降低该内存装置的数据维持时间的前提下，维持该闸极导电层与该深沟槽电容的电性连结。

【技术实现步骤摘要】

本专利技术涉及一种，特别涉及一种降低发生次临界电压(sub-Vt)问题的。
技术介绍
集成电路的发展技术日新月异，其发展趋势往功能强大、尺寸缩小与速度加快的方向前进，而动态随机存取内存(DRAM)的制造技术亦是如此，尤其是其记忆容量的增加更是最重要的关键。现今大多数的DRAM单元是由一个晶体管与一个电容器所构成，由于目前DRAM的记忆容量已达到256百万位甚至512兆位以上，在组件积集度要求越来越高的情况下，记忆单元与晶体管的尺寸需要大幅缩小，才可能制造出记忆容量更高、处理速度更快的DRAM。 然而，传统平板电容的设计方式，会占据太多芯片表面积而无法符合上述需求。利用立体化的制程技术，可以大量地减少晶体管与电容器在半导体基底上所占布的面积，因此立体化技术开始被运用于DRAM的制程上，例如包含垂直型晶体管与沟槽电容器的动态随机存取内存。一般而言，该动态随机存取内存是在半导体基底中制作深沟渠，并将此储存电容器制作于深渠沟内，以成为深渠沟电容器(深沟槽电容)。依据读取或写入操作，存取晶体管(access transistor)可以允许电荷储存在电容器中，或回复电容器的储存电荷。图I显示已知深渠沟电容器50的布局示意图。请参阅图1，存取晶体管包含闸极导电层(例如字符线)12、源极区16、汲极区18、及氮化硅盖层(NIT) 30、及绝缘间隙壁32。深沟槽电容10配置于闸极导电层12之下并与其交叠，并形成于该基板60中。该源极区16与该位线接触20电性连结，该位线接触20与位线(图中未示出)连结用以经由该存取晶体管将信息写入该储存节点15 (或由该储存节点15读取信息)。该汲极区18经由扩散区27与埋入带外扩散区域22电性电结，其中该扩散区27是利用对该汲极区18进行快速热制程(RTP)所形成的。该存取晶体管通过该闸极导电层12来驱动。上述整个结构覆盖绝缘层28例如硼磷硅玻璃(BPSG)及底绝缘层34。该储存节点15使用介电环颈26来与基板60分隔。浅构槽隔离(STI) 24被提供于该储存节点15上以使该闸极导电层12与该储存节点15电性隔离。当在该闸极导电层12施加电压时，在该闸极导电层12下的通道区允许电流由该源极区16流至该汲极区18，将讯号写入该储存节点15或从该储存节点15移除。该闸极导电层12较佳地占据较小的空间，以增加组件的集积度。当半导体装置的集积度增加时，意味者该存取晶体管的尺寸也需要被减缩。基于上述，使得该存取晶体管的通道区的长度L被缩减，使得该源极区16与该扩散区27的距离缩短，易造成短通道效应并引发穿通现象，且会劣化次临界电压(sub-Vt)。此外，在传统的DRAM制程中，为了确保该汲极区18可经由该扩散区27与该埋入带外扩散区域22电性连结，而对源极区16施以快速热制程来形成该扩散区27。用来形成该扩散区27的快速热制程其制程温度尽可能的提高，以确保该汲极区18与该埋入带外扩散区域22电性连结。然而，该快速热制程的高制程温度会增加该扩散区27的掺杂浓度，因此增加该短通道区效应的风险。为了避免短通道效应，该源极区16的周围区域被施以倾斜离子布植(例如环型布植(halo implant)),如此可避免漏电流、及降低发生次临界电压(sub-Vt)问题。就环型布植(halo implant)而言，增加布植剂量来抑制该短通道效应。然而高的环型布植剂量会劣化该源极区16与该位线接触间的电性连结，且会降低DRAM的数据维持时间。因此，开发出新的DRAM制程，来解已知技术所遭遇到的问题，是一个很重要的课题。
技术实现思路
本专利技术提供一种，其中该方法包含提供基板，该基板包含深沟槽电容及闸极导电层结构；在该基板与该闸极导电层结构相邻的区域布植第一掺杂物，以在该闸极导电层结构的第一侧形成源极区以及在该闸极导电层结构的另一侧形成汲极区；对该基板布植第二掺杂物以形成环型布植区，该环型布植区与该源极区相邻，该环型布植区的掺杂浓度不会缩短该内存装置的数据维持时间；以及对该汲极区进行退火处理，以形成位于该汲极区之下的扩散区，该退火处理具有制程温度以使该扩散区具有的掺杂浓度实质上等于临界浓度，该临界浓度是使该汲极区以及该深沟槽电容维持电性连结的最小浓度。本专利技术所述的可用来抑制短通道效应的发生(避免击穿，以及降低次临界电压(SUb-Vt))、以及在不降低该内存装置的数据维持时间的前提下，维持该闸极导电层与该深沟槽电容的电性连结。以下通过数个实施例及比较实施例，以更进一步说明本专利技术的方法、特征及优点，但并非用来限制本专利技术的范围。附图说明图I为已知动态随机存取内存(DRAM)装置的剖面结构示意图；以及图2-5为一系列剖面结构图，显示本专利技术实施例所述的。主要组件符号说明已知技术10 深沟槽电容；12 闸极导电层；15 储存节点；16 源极区；18 汲极区；20 位线接触；22 埋入带外扩散区域；24 浅构槽隔离；26 介电环颈；27 扩散区；28 绝缘层；30 氮化硅盖层；32 绝缘间隙壁；34 底绝缘层；50 已知深渠沟电容器；以及60 基板。 本专利技术实施例101 基板；102 深沟槽电容；103 闸极导电层；104 储存节点；105 环颈介电层；106 浅构槽隔离；107 埋入带外扩散区域；108 氮化硅盖层；109 绝缘间隙壁；110 源极区；111 汲极区；112 底绝缘层；113 第一光阻层；114 倾斜环型布植；115 环型布植区；116 第二图形化光阻层；117 退火处理；以及118 扩散区具体实施例方式在本专利技术一实施例，为了抑制短通道效应的发生以及改善内存装置的数据维持时间，该包含提供基板，其中该基板包含深沟槽电容及闸极导电层结构；在该基板与该闸极导电层结构相邻的区域布植第一掺杂物，以在该闸极导电层结构的第一侧形成源极区以及在该闸极导电层结构的另一侧形成汲极区；对该基板布植第二掺杂物以形成环型布植区，该环型布植区与该源极区相邻，其中该环型布植区的掺杂浓度不会缩短该内存装置的数据维持时间；以及，对该汲极区进行退火处理，以形成位于该汲极区之下的扩散区，其中该退火处理具有制程温度以使该扩散区具有的掺杂浓度实质上等于临界浓度，其中该临界浓度是使该汲极区以及该深沟槽电容维持电性连结的最小浓度。图2-5为一系列剖面结构图，显示本专利技术实施例所述的。首先，请参照图2，提供基板101，其中数个深沟槽电容102形成于该基板101之中。数个闸极导电层103配于该基板101的表面，其中该闸极导电层103直接配置于该深沟槽电容102之上，以及该基板101介于两相邻深沟槽电容102之间的表面。该深沟槽电容102包含储存节点104。环颈介电层105环绕该储存节点104，且浅构槽隔离(STI) 106形成于该储存节点104之上，以使该闸极导电层103与该储存节点104电性隔离。埋入带外扩散区域107与该储存节点104相邻。氮化硅盖层(NIT) 108配置于该闸极导电层103之上，且绝缘间隙壁109形成于该闸极导电层103及该氮化硅盖层(NIT) 108的侧壁。接着，请参照图3，以该闸极导电层结构103作为屏蔽，对该基板101连行第一布植制程以在该基板101中布植第一掺杂物，以在该闸极导电层103的第一侧形成源极区110，以及在该闸极本文档来自技高网...

【技术保护点】
内存装置的制造方法，其特征在于：提供基板，所述基板包含深沟槽电容及闸极导电层结构；在所述基板与所述闸极导电层结构相邻的区域布植第一掺杂物，以在所述闸极导电层结构的第一侧形成源极区以及在所述闸极导电层结构的另一侧形成汲极区；对所述基板布植第二掺杂物以形成环型布植区，所述环型布植区与所述源极区相邻，所述环型布植区的掺杂浓度不会缩短所述内存装置的数据维持时间；以及对所述汲极区进行退火处理，以形成位于该汲极区之下的扩散区，所述退火处理具有制程温度以使所述扩散区具有的掺杂浓度实质上等于临界浓度，所述临界浓度是使所述汲极区以及所述深沟槽电容维持电性连结的最小浓度。

【技术特征摘要】
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【专利技术属性】
技术研发人员：许平，陈逸男，刘献文，
申请(专利权)人：南亚科技股份有限公司，
类型：发明
国别省市：