一种半导体结构及其制造方法技术

本发明专利技术提供了一种半导体结构的制造方法，该方法包括：提供SOI衬底，并在所述SOI衬底上形成栅极结构；刻蚀所述栅极结构两侧的所述SOI衬底的SOI层和BOX层，以形成暴露所述BOX层的沟槽，该沟槽部分进入所述BOX层；形成填充部分所述沟槽的应力层；在所述沟槽中形成覆盖所述应力层的半导体层。相应地，本发明专利技术还提供了一种根据上述方法形成的半导体结构。本发明专利技术提供的半导体结构及其制造方法在Ultrathin?SOI衬底上形成沟槽，首先在沟槽中填充应力层，然后在该沟槽内填充半导体材料形成半导体层，以便后续在其中形成源/漏区，所述应力层为半导体器件的沟道提供了有利应力，有助于提升半导体器件的性能。

【技术实现步骤摘要】

本专利技术涉及半导体的制造领域，尤其涉及。
技术介绍
随着半导体结构制造技术的发展，具有更高性能和更强功能的集成电路要求更大的元件密度，而且各个部件、元件之间或各个元件自身的尺寸、大小和空间也需要进一步缩小(目前已经可以达到纳米级)，随着半导体器件尺寸的缩小，各种微观效应凸显出来，为适应器件发展的需要，本领域技术人员一直在积极探索新的制造工艺。场效应晶体管中保持性能的重要因素是载流子迁移率，在通过非常薄的栅介质来与沟道隔离的栅极上施加的电压的情况下，载流子迁移率可以影响掺杂半导体沟道中流动的电流或电荷量。 根据载流子的类型和应力方向，FET(场效应晶体管)的沟道区中的机械应力可以显著地提高或降低载流子的迁移率。在FET中，拉应力能够提高电子迁移率，可以有利地提高NMOS (N型金属氧化半导体)的性能；而压应力可以提高空穴迁移率，可以有利地提高PMOS (P型金属氧化半导体)的性能。现有的使用超薄SOI衬底制造半导体器件的工艺中，刻蚀部分所述SOI衬底的SOI层和BOX层，然后填充半导体物质为形成源/漏区做准备，但是所述填充的半导体物质提供的应力有限，因此对半导体器件的沟道区施加的有本文档来自技高网...

【技术保护点】
一种半导体结构的制造方法，其特征在于，该方法包括：a)提供SOI衬底，并在所述SOI衬底上形成栅极结构(200)；b)刻蚀所述栅极结构(200)两侧的所述SOI衬底的SOI层(100)和BOX层(110)，以形成暴露所述BOX层(110)的沟槽(140)，该沟槽(140)部分进入所述BOX层(110)；c)形成填充部分所述沟槽(140)的应力层(160)；d)在所述沟槽(140)中形成覆盖所述应力层(160)的半导体层(150)。

【技术特征摘要】
1.一种半导体结构的制造方法，其特征在于，该方法包括 a)提供SOI衬底，并在所述SOI衬底上形成栅极结构(200)； b)刻蚀所述栅极结构(200)两侧的所述SOI衬底的SOI层(100)和BOX层(110)，以形成暴露所述BOX层(110)的沟槽(140)，该沟槽(140)部分进入所述BOX层(110)； c)形成填充部分所述沟槽(140)的应力层(160)； d)在所述沟槽(140)中形成覆盖所述应力层(160)的半导体层(150)。2.—种半导体结构的制造方法，其特征在于，该方法包括 a)提供SOI衬底，在该SOI衬底上覆盖掩膜(400)，所述掩膜掩盖的区域为预定形成栅极线的区域； b)刻蚀所述掩膜(400)两侧的所述SOI衬底的SOI层(100)和BOX层(110)，以形成暴露所述BOX层(110)的沟槽(140)，该沟槽(140)部分进入所述BOX层(110)； c)形成填充部分所述沟槽(140)的应力层(160)； d)在所述沟槽(140)中形成覆盖所述应力层(160)的半导体层(150)； e)移除所述掩膜以暴露其掩盖的区域，在该区域上形成栅极结构(200)。3.根据权利要求I或2所述的方法，其特征在于，该方法还包括 在形成所述栅极结构(200)后，在所述栅极结构(200)的两侧形成侧墙(210)。4.根据权利要求I或2所述的方法，其特征在于 所述沟槽(140)的深度的范围是50nm 150nm。5.根据权利要求I或2所述的方法，其特征在于 所述沟槽(140)暴露部分所述SOI衬底的隔离区(120)。6.根据权利要求I或2所述的方法，其特征在于 所述半导体层(150)的材...

【专利技术属性】
技术研发人员：尹海洲，朱慧珑，骆志炯，
申请(专利权)人：中国科学院微电子研究所，北京北方微电子基地设备工艺研究中心有限责任公司，
类型：发明
国别省市：