一种半导体结构及其制造方法技术

本发明专利技术提供了一种半导体结构的制造方法，该方法包括：提供SOI衬底，并在所述SOI衬底上形成栅极结构；刻蚀所述栅极结构两侧的所述SOI衬底的SOI层和BOX层，以形成暴露所述BOX层的沟槽，该沟槽部分进入所述BOX层；形成填充部分所述沟槽的应力层；在所述沟槽中形成覆盖所述应力层的半导体层。相应地，本发明专利技术还提供了一种根据上述方法形成的半导体结构。本发明专利技术提供的半导体结构及其制造方法在Ultrathin?SOI衬底上形成沟槽，首先在沟槽中填充应力层，然后在该沟槽内填充半导体材料形成半导体层，以便后续在其中形成源/漏区，所述应力层为半导体器件的沟道提供了有利应力，有助于提升半导体器件的性能。

【技术实现步骤摘要】

本专利技术涉及半导体的制造领域，尤其涉及。
技术介绍
随着半导体结构制造技术的发展，具有更高性能和更强功能的集成电路要求更大的元件密度，而且各个部件、元件之间或各个元件自身的尺寸、大小和空间也需要进一步缩小(目前已经可以达到纳米级)，随着半导体器件尺寸的缩小，各种微观效应凸显出来，为适应器件发展的需要，本领域技术人员一直在积极探索新的制造工艺。场效应晶体管中保持性能的重要因素是载流子迁移率，在通过非常薄的栅介质来与沟道隔离的栅极上施加的电压的情况下，载流子迁移率可以影响掺杂半导体沟道中流动的电流或电荷量。 根据载流子的类型和应力方向，FET(场效应晶体管)的沟道区中的机械应力可以显著地提高或降低载流子的迁移率。在FET中，拉应力能够提高电子迁移率，可以有利地提高NMOS (N型金属氧化半导体)的性能；而压应力可以提高空穴迁移率，可以有利地提高PMOS (P型金属氧化半导体)的性能。现有的使用超薄SOI衬底制造半导体器件的工艺中，刻蚀部分所述SOI衬底的SOI层和BOX层，然后填充半导体物质为形成源/漏区做准备，但是所述填充的半导体物质提供的应力有限，因此对半导体器件的沟道区施加的有利应力也有限，无法有效提升半导体器件的工作性能。
技术实现思路
本专利技术的目的在于提供，通过埋入应力层，对使用超薄SOI衬底制造形成的半导体器件的沟道区引入有利应力，提高所述半导体器件的性倉泛。一方面，本专利技术提供了一种半导体结构的制造方法，该方法包括a)提供SOI衬底，并在所述SOI衬底上形成栅极结构；b)刻蚀所述栅极结构两侧的所述SOI衬底的SOI层和BOX层，以形成暴露所述BOX层的沟槽，该沟槽部分进入所述BOX层；c)形成填充部分所述沟槽的应力层；d)在所述沟槽中形成覆盖所述应力层的半导体层。另一方面，本专利技术还提供了另一种半导体结构的制造方法，该方法包括a)提供SOI衬底，在该SOI衬底上覆盖掩膜，所述掩膜掩盖的区域为预定形成栅极线的区域；b)刻蚀所述掩膜两侧的所述SOI衬底的SOI层和BOX层，以形成暴露所述BOX层的沟槽，该沟槽部分进入所述BOX层；c)形成填充部分所述沟槽的应力层；d)在所述沟槽中形成覆盖所述应力层的半导体层；e)移除所述掩膜以暴露其掩盖的区域，在该区域上形成栅极结构。相应地，本专利技术还提供了一种半导体结构，该半导体结构包括SOI衬底、栅极结构、应力层和半导体层，其中所述SOI衬底包括SOI层和BOX层；所述栅极结构形成在所述SOI层之上；所述应力层形成在所述形成在所述栅极结构两侧的所述SOI衬底内，与所述BOX层相接触并延伸至该BOX层内，该应力层的上平面低于所述栅极结构的下平面；所述半导体层覆盖所述应力层，并与所述SOI层相接触。·本专利技术提供的半导体结构及其制造方法在超薄SOI衬底上形成沟槽，首先在沟槽中填充应力层，然后在该沟槽内填充半导体材料作为形成源/漏区备用，所述应力层为半导体器件的沟道提供了有利应力，有助于提升半导体器件的性能。附图说明通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本专利技术的其它特征、目的和优点将会变得更明显图I (a)和图I (b)是根据本专利技术的半导体结构的制造方法的两个具体实施方式的流程图；图2至图6是根据本专利技术的一个具体实施方式按照图1(a)示出的流程制造半导体结构过程中该半导体结构各个制造阶段的剖视结构示意图；图7至图9是根据本专利技术的一个具体实施方式按照图1(b)示出的流程制造半导体结构过程中该半导体结构各个制造阶段的剖视结构示意图。附图中相同或相似的附图标记代表相同或相似的部件。具体实施例方式为使本专利技术的目的、技术方案和优点更加清楚，下面将结合附图对本专利技术的实施例作详细描述。下面详细描述本专利技术的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本专利技术，而不能解释为对本专利技术的限制。下文的公开提供了许多不同的实施例或例子用来实现本专利技术的不同结构。为了简化本专利技术的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本专利技术。此外，本专利技术可以在不同例子中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施例和/或设置之间的关系。此夕卜，本专利技术提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的可应用于性和/或其他材料的使用。另外，以下描述的第一特征在第二特征之“上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。由于本专利技术提供的半导体结构具有几种优选结构，下面提供一种优选结构并进行概述。实施例一请参考图6，图6示出了一种半导体结构，该半导体结构包括SOI衬底、栅极结构200、应力层160和半导体层150，其中所述SOI衬底包括SOI层100和BOX层110 ; 所述栅极结构200形成在所述SOI层100之上；所述应力层160形成在所述形成在所述栅极结构200两侧的所述SOI衬底内，与所述BOX层110相接触并延伸至该BOX层110内，该应力层160的上平面低于所述栅极结构200的下平面；所述半导体层150覆盖所述应力层(160)，并与所述SOI层100相接触。此外，在栅极结构200的两侧还形成侧墙210。所述SOI衬底至少具有三层结构，分别是体硅层130(图I中只示出部分所述体硅层130)、体硅层130之上的BOX层110，以及覆盖在BOX层110之上的SOI层100。其中，所述BOX层110的材料通常选用SiO2, BOX层的厚度通常大于IOOnm ；S0I层100的材料是单晶硅、Ge或III-V族化合物(如SiC、砷化镓、砷化铟或磷化铟等)，本具体实施方式中选用的SOI衬底是具有Ultrathin (超薄)SOI层100的SOI衬底，因此该SOI层100的厚度通常小于lOOnm，例如50nm。通常该SOI衬底中还形成有隔离区120，用于将所述SOI层100分割为独立的区域，用于后续加工形成晶体管结构所用，隔离区120的材料是绝缘材料，例如可以选用Si02、Si3N4或其组合，隔离区120的宽度可以视半导体结构的设计需求决定。 在前栅工艺中，栅极结构200包括栅极介质层和栅极堆叠，在后栅工艺中，栅极结构200包括伪栅和承载伪栅的栅介质层。侧墙210可以由氮化硅、氧化硅、氮氧化硅、碳化硅和/或其他合适的材料形成。侧墙210可以具有多层结构。侧墙210可以通过沉积-刻蚀工艺形成，其厚度范围大约是10nm-100nm。应力层140的材料可以选用氮化硅，在本实施例中，应力层140还与隔离区120相接触。优选地应力层140的厚度小于半导体层150的厚度，在另一优选实施例中，应力层140的厚度小于50nm。半导体层150的材料是多晶硅、非晶硅、硅锗、非晶硅锗或其组合，通常进行平坦化处理使半导体层150的上平面与栅极结构200的下平面齐平。该半导体层150不仅与SOI层100相接触，还与隔离区120相接触。通常该半导体层150的厚度范围是50nm 150nm。可选地，该半导体层本文档来自技高网...

【技术保护点】
一种半导体结构的制造方法，其特征在于，该方法包括：a)提供SOI衬底，并在所述SOI衬底上形成栅极结构(200)；b)刻蚀所述栅极结构(200)两侧的所述SOI衬底的SOI层(100)和BOX层(110)，以形成暴露所述BOX层(110)的沟槽(140)，该沟槽(140)部分进入所述BOX层(110)；c)形成填充部分所述沟槽(140)的应力层(160)；d)在所述沟槽(140)中形成覆盖所述应力层(160)的半导体层(150)。

【技术特征摘要】
1.一种半导体结构的制造方法，其特征在于，该方法包括 a)提供SOI衬底，并在所述SOI衬底上形成栅极结构(200)； b)刻蚀所述栅极结构(200)两侧的所述SOI衬底的SOI层(100)和BOX层(110)，以形成暴露所述BOX层(110)的沟槽(140)，该沟槽(140)部分进入所述BOX层(110)； c)形成填充部分所述沟槽(140)的应力层(160)； d)在所述沟槽(140)中形成覆盖所述应力层(160)的半导体层(150)。2.—种半导体结构的制造方法，其特征在于，该方法包括 a)提供SOI衬底，在该SOI衬底上覆盖掩膜(400)，所述掩膜掩盖的区域为预定形成栅极线的区域； b)刻蚀所述掩膜(400)两侧的所述SOI衬底的SOI层(100)和BOX层(110)，以形成暴露所述BOX层(110)的沟槽(140)，该沟槽(140)部分进入所述BOX层(110)； c)形成填充部分所述沟槽(140)的应力层(160)； d)在所述沟槽(140)中形成覆盖所述应力层(160)的半导体层(150)； e)移除所述掩膜以暴露其掩盖的区域，在该区域上形成栅极结构(200)。3.根据权利要求I或2所述的方法，其特征在于，该方法还包括 在形成所述栅极结构(200)后，在所述栅极结构(200)的两侧形成侧墙(210)。4.根据权利要求I或2所述的方法，其特征在于 所述沟槽(140)的深度的范围是50nm 150nm。5.根据权利要求I或2所述的方法，其特征在于 所述沟槽(140)暴露部分所述SOI衬底的隔离区(120)。6.根据权利要求I或2所述的方法，其特征在于 所述半导体层(150)的材...

【专利技术属性】
技术研发人员：尹海洲，朱慧珑，骆志炯，
申请(专利权)人：中国科学院微电子研究所，北京北方微电子基地设备工艺研究中心有限责任公司，
类型：发明
国别省市：