具有交错引线的半导体器件制造技术

本发明专利技术涉及具有交错引线的半导体器件。提供了一种用于装配半导体器件的方法，所述方法包括提供引线框，所述引线框具有原始平面和具有原始引线节距的多个引线。所述方法包括裁切并成型所述多个引线的第一子集以提供第一排引线。所述方法包括裁切并成型所述多个引线的第二子集以提供第二排引线。引线的至少一个子集被成型为相对于所述原始平面具有钝角，使得与引线的所述第一子集或第二子集相关联的引线节距大于所述原始引线节距。

【技术实现步骤摘要】

本专利技术涉及半导体封装，并且更具体地，涉及具有交错引线以及改进的引线节距(lead pitch)的半导体器件。
技术介绍
限制例如给定尺寸的四方扁平引线封装(QFP)等半导体器件可包含的引线密度(每单位长度的引线数量)的因素是引线节距。原始引线节距(native lead pitch) (LP)本质上是原始引线宽度(LW)加上两个引线之间的原始间距(LS)的和。在半导体器件使用表面安装技术(SMT)工艺安装时，较宽的引线节距避免了或者至少减少了电路短路的风 险，并且改进了可焊性。也允许形成较宽的引线，其又减少了引线应力和变形的发生。另一方面，较窄的引线节距便于实现较大的引线密度。因此，希望提供具有较宽的引线节距、而不牺牲引线密度的半导体器件。附图说明当结合附图阅读时，以下对本专利技术优选实施例的详细描述将更好理解。本专利技术通过示例的方式说明，并且不被附图限制，在附图中，相同的附图标记指示类似的要素。应当理解，附图不必按比例绘制，并且为了方便理解本专利技术进行了简化。图Ia-Id示出了传统的QFP半导体封装；图2a_2d示出了根据本专利技术的一个实施例的QFP封装；图3示出了在裁切和成型之前的根据本专利技术实施例的半导体器件和引线框；图4a_4b示出了在第一排引线裁切之后的图3的半导体器件；图5a_5b示出了在第一排引线成型之后的图4的半导体器件；图6a_6b不出了在第一排引线的末端成型之后的图5的半导体器件；图7a-7b示出了在第二排引线裁切之后的图6的半导体器件；图8a_8b示出了在第二排引线成型之后的图7的半导体器件；图9a_9b示出了在第二排引线的末端成型之后的图8的半导体器件；图IOa-IOb示出了根据本专利技术实施例的完成的半导体器件；图Ila-Ilb示出了根据本专利技术实施例的另一半导体器件；图12a_12b示出了根据本专利技术的又一半导体器件；图13a_13d示出了根据本专利技术的又一半导体封装；以及图14a_14c示出了图10的半导体器件的变型。具体实施例方式根据本专利技术的一个方面，提供了一种装配半导体器件的方法，所述方法包括提供引线框，所述引线框具有原始平面(native plane)和具有原始引线节距的多个引线；裁切并成型所述多个引线的第一子集以提供第一排引线；以及裁切并成型所述多个引线的第二子集以提供第二排引线，其中引线的至少一个子集被成型为相对于所述原始平面具有钝角，使得与所述引线的第一子集或第二子集相关联的引线节距大于所述原始引线节距。所述方法可以进一步包括裁切并成型所述多个引线的第三子集以提供第三排引线，使得与所述引线的第三子集相关联的引线节距大于所述原始引线节距。引线的第一子集可以被裁切成第一长度，而引线的第二子集可以被裁切成比第一长度短的第二长度。在优选的形式中，与所成型的引线相关联的引线节距可以大致上是原始引线节距的两倍。引线的第一和第二子集可以被成型为相对于原始平面具有相应第一和第二钝角。引线的第一子集可以被成型为相对于原始平面具有锐角。所述锐角优选地在70至90度的范围内，并且在一种形式中可以约为80度。引线的第一子集可以被裁切成第一长度，而引线的第二子集可以被裁切成比第一长度长的第二长度。引线的第一子集可以成型为相对于原始平面具有钝角。所述钝角优选地在90至 135度的范围内，并且在一种形式中可以约为120度。每一个引线的宽度可以大致上在NLW至NLP-M mm的范围内，其中NLW表示原始引线宽度，NLP表示原始引线节距，而M表示引线之间的最小余隙。鉴于引线框制造方的当前能力，最小优选余隙M为大约0. Imm0在一种形式中，每个引线的宽度可以为大约0.3_。每个引线的宽度在其末端处可以比沿着其长度大。本专利技术还提供了一种半导体器件，包括引线框，其包括原始平面和具有原始引线节距的多个引线；所述多个引线的第一子集，其中所述引线的第一子集被裁切和成型为第一排引线；以及所述多个引线的第二子集，其中所述引线的第二子集被裁切和成型为第二排引线，其中引线的至少一个子集被成型为相对于所述原始平面具有钝角，使得与所述引线的第一排或第二排相关联的引线节距大于所述原始引线节距。图Ia-Id示出了传统的QFP半导体器件。QFP封装的典型引线宽度(LW)是0. 16mm。在典型的引线间距(LS)为约0. 24mm的情况下，传统封装的引线节距(LP)为大约0. 16+0. 24 = 0. 4mm。根据本专利技术的一个实施例的改进QFP器件在图2a_2d中示出。改进封装的典型引线宽度(LW)为0. 3_，这是图I的现有技术封装中所示的引线宽度的大约两倍(xl.88)。该改进封装的典型引线间距(LS)为0. 5mm，这是图I的传统封装中所示的引线间距的大约两倍(x2. 08)。这给出了该改进封装的典型引线节距(LP)为0. 3+0. 5 = 0. 8mm，这是图I的现有技术封装中所示的引线节距的两倍。较宽的引线节距较好地阻止了在SMT工艺中电路短路的发生。同时，较大的引线宽度降低了引线应力，并避免引线变形。这些因素导致图2a_2d中所示的QFP封装相比于图Ia-Id中所示的传统封装器件的可焊性的总体提高。通过将引线的末端或脚部成型为交错的至少两排，即图2a_2d中所示的第一或外排20和第二或内排21，在修改的QFP中实现了较宽的引线节距。下面，参照图3到图10描述制造图2a-2d中示出的QFP器件的裁切和成型处理。图3示出了在进行裁切和成型处理之前的半导体器件30。所述半导体器件30包括引线框31，所述引线框31包括由未成型的引线所定义的原始平面，多个第一或外引线32，多个第二或内引线33和连接杆34。所述引线框31具有与图Ia-Id中所示的现有技术半导体封装相比增大的引线宽度。图4a_4b示出了在裁切到第一长度之后的第一或外排引线32，而图5a_5b示出了在相对于未成型引线的原始平面成型为锐角之后的第一或外排引线32。图6a-6b示出了在成型为具有末端60之后的第一或外排引线32。图7a_7b示出了在裁切到第二长度之后的第二或内排引线33，而图8a_8b示出了在相对于原始平面成型为锐角之后的第二或内排引线33。图9a-9b示出了在成型为具有末端90之后的第二或内排引线33。图IOa-IOb以相应的侧视图和正等轴测图示出在连接杆34裁切之后的完成的半导体器件100。图Ila-Ilb示出了根据本专利技术的半导体器件110，其中外排引线111被成型为相对于原始平面具有大约80度的锐角。引线111与参照图3-10描述的实施例中的外排引线32相似。内排引线112被成型并转向为相对于原始平面具有大约120度的钝角，而不是如参照图3-10描述的实施例中的内排引线33的情况那样成型为具有锐角。 图12a_12b示出了根据本专利技术的另一半导体器件120，其中外排引线121和内排引线122被成型并转向为相对于原始平面具有相应的第一钝角和第二钝角，而不是如参照图3-10描述的实施例中的情况那样被成型为具有锐角。图13a_13d示出了根据本专利技术的又一半导体器件130，其中两排外部引线131、132被成型为相对于原始平面具有锐角，而两排内部引线133、134被成型并转向为具有锐角。内排引线或外排引线的其它组合可以采用相同或类似的思想成型和转向，所本文档来自技高网...

【技术保护点】
一种装配半导体器件的方法，包括：提供引线框，所述引线框包括原始平面和具有原始引线节距的多个引线；将所述多个引线的第一子集裁切并成型到第一长度，并将所述引线的第一子集成型为相对于所述原始平面具有钝角，以提供第一排引线；以及将所述多个引线的第二子集裁切并成型到第二长度，所述第二长度比所述第一长度长，并将所述引线的第二子集成型为相对于所述原始平面具有钝角，以提供第二排引线，并且其中，与所述引线的第一子集和第二子集相关联的引线节距大于所述原始引线节距。

【技术特征摘要】
1.一种装配半导体器件的方法，包括 提供引线框，所述引线框包括原始平面和具有原始引线节距的多个引线； 将所述多个引线的第一子集裁切并成型到第一长度，并将所述引线的第一子集成型为相对于所述原始平面具有钝角，以提供第一排引线；以及 将所述多个引线的第二子集裁切并成型到第二长度，所述第二长度比所述第一长度长，并将所述引线的第二子集成型为相对于所述原始平面具有钝角，以提供第二排引线，并且 其中，与所述引线的第一子集和第二子集相关联的引线节距大于所述原始引线节距。2.如权利要求I所述的方法，其中所述原始引线节距等于原始引线宽度加上原始引线间距的和。3.如权利要求I所述的方法，其中每一个引线的宽度大致上在NLW至NLP-Mmm的范围内，其中NLW表示原始引线宽度，NLP表示原始引线节距，而M表示引线之间的最小余隙。4.如权利要求I所述...

【专利技术属性】
技术研发人员：邱书楠，白志刚，徐雪松，阎蓓悦，葛友，
申请(专利权)人：飞思卡尔半导体公司，
类型：发明
国别省市：