半导体封装构造及其制造方法技术

本发明专利技术公开一种半导体封装构造及其制造方法，所述半导体封装构造包含一下封装体及一上封装体。所述下封装体具有一第一基板、一第一芯片及一可挠性基板。所述第一芯片固设于所述第一基板的一芯片承载区。所述可挠性基板包含一天线及一馈入端，所述上封装体包含数个电性端子。所述可挠性基板的一第一贴合区覆盖所述第一基板的一第一表面与所述第一芯片，所述可挠性基板的一第二贴合区贴合于所述上封装体的一第一表面，且所述天线通过所述馈入端与所述第一基板电性连接，所述上封装体通过所述电性端子及所述可挠性基板与所述第一基板电性连接。

【技术实现步骤摘要】

本专利技术是有关于一种，特别是有关于一种利用可挠性基板叠接两封装体的。
技术介绍
现今，半导体封装产业为了满足各种高密度封装的需求，逐渐发展出各种不同型式的封装设计，其中各种不同的系统封装(system in package, SIP)设计概念常用于架构高密度封装产品。一般而言，系统封装可分为多芯片模块(multi chip module, MCM)、堆叠式封装体(POP)及封装体内堆叠封装体(package in package, PIP)等。所述多芯片模块(MCM)是指在同一基板上布设数个芯片，在设置芯片后，再利用同一封装胶体 包埋所有芯片，且依芯片排列方式又可细分为堆叠芯片(stacked die)封装或并列芯片(side-by-side)封装。再者，所述堆叠式封装体(POP)，其构造是指先完成一具有基板的第一封装体，接着再于第一封装体的上表面堆叠另一完整的第二封装体，第二封装体透过适当转接组件(如锡球)电性连接至第一封装体的基板上，因而成为一复合封装构造。相较之下，所述封装体内堆叠封装体(PIP)的构造则是利用另一封装胶体将第二封装体、转接组件及第一封装体的组件等一起包埋固定在第一封装体的基板上，因而成为一复合封装构造。近年来，为了满足电子产品的轻薄化要求，现有堆叠式封装体(POP)封装结构的下封装体的厚度逐渐被薄型化至350微米(μ m)以下而成为主流。然而，现有天线需布设在较大面积的印刷电路基板上，因此，欲将天线整合入堆叠式封装体封装结构中，又须同时维持封装结构的体积，的确有其困难度。同时，由于通讯封装结构中常包含多个通讯芯片，若将天线及通讯芯片同时整合至薄型化的堆叠式封装体封装结构中，天线与通讯芯片之间极容易产生电磁干扰的问题，甚至会严重影响堆叠式封装体封装结构的通讯质量，进而大幅影响堆叠式封装体封装结构的通讯芯片的使用寿命。故，有必要提供一种，以解决现有技术所存在的问题。
技术实现思路
有鉴于此，本专利技术提供一种，以解决现有堆叠式封装构造技术所存在的基板使用率低与总体体积过大的问题。为达成本专利技术的前述目的，本专利技术一实施例提供一种半导体封装构造，其包含一下封装体及一上封装体。所述下封装体具有一第一基板、一第一芯片及一可挠性基板。所述第一基板具有一第一表面及一芯片承载区，所述一第一芯片固设于所述第一基板的芯片承载区。所述可挠性基板包含一天线及一馈入端。所述上封装体具有一第一表面及一第二表面，所述第二表面包含数个电性端子。其中所述可挠性基板的一第一贴合区覆盖所述第一基板的第一表面与所述第一芯片，所述可挠性基板的一第二贴合区贴合于所述上封装体的第一表面，且所述天线通过所述馈入端与所述第一基板电性连接，所述上封装体通过所述电性端子及所述可挠性基板与所述第一基板电性连接。再者，本专利技术一实施例提供一种半导体封装构造的制造方法。首先，提供一第一基板，所述第一基板具有一第一表面及一芯片承载区。然后，将一第一芯片固设于所述第一基板的芯片承载区。接着，提供一可挠性基板，所述可挠性基板包含一天线及一馈入端。其后，备置一上封装体，所述上封装体具有一第一表面及一第二表面，且所述第二表面包含数个电性端子。以及，将所述可挠性基板的一第一贴合区覆盖所述第一基板的第一表面与所述第一芯片，并使所述天线通过所述馈入端与所述第一基板电性连接。最后，将所述上封装体通过所述电性端子及所述可挠性基板与所述第一基板电性连接，并使所述可挠性基板的一第二贴合区弯折后贴合于所述上封装体的第一表面。为让本专利技术的上述内容能更明显易懂，下文特举优选实施例，并配合所附图式，作 详细说明如下 附图说明图I是本专利技术一实施例半导体封装构造的剖视图。图2是本专利技术另一实施例半导体封装构造的剖视图。图3A、3B、3C及3D是本专利技术图I半导体封装构造的制造方法的流程示意图。图4A、4B及3C是本专利技术图2半导体封装构造的下封装体的制造方法的流程示意图。图5A及5B是本专利技术图2中，利用可挠性基板结合半导体封装构造的上、下封装体的制造方法的流程示意图。具体实施例方式以下各实施例的说明是参考附加的图式，用以例示本专利技术可用以实施的特定实施例。再者，本专利技术所提到的方向用语，例如「上」、「下」、「前」、「后」、「左」、「右」、「内」、「外」或「侧面」等，仅是参考附加图式的方向。因此，使用的方向用语是用以说明及理解本专利技术，而非用以限制本专利技术。请参照图I所示，本专利技术一实施例的半导体封装构造主要是整合一下封装体10及一上封装体20。本专利技术将于下文逐一详细说明本实施例上述各组件的细部构造、组装关系及其运作原理。请参照图I所不，本专利技术一实施例的下封装体10主要包含一第一基板11、一第一芯片12、一可挠性基板13及一第一封装胶体14。所述第一基板11具有一第一表面11a、一芯片承载区I lb、第二表面Ilc及数个接垫(未标示)，所述接垫设置于所述第一表面Ila及所述第二表面Ilc上，所述第一芯片12固设于所述芯片承载区Ilb上，且所述第一芯片12可以是打线芯片(wire bonding chip)的形式或倒装芯片(flip chip)(未绘示)的形式。所述可挠性基板13具有一第一贴合区13a、一第二贴合区13b及一电路布设区13c,并包含一天线131及一馈入端132,所述馈入端132与所述天线131电性连接,所述天线131是所述可挠性基板13的一金属箔层，所述天线131例如设置于所述电路布设区13c。如图I所示，所述可挠性基板13的第一贴合区13a覆盖所述第一基板11的所述第一表面11a、第一封装胶体14与所述第一芯片12，所述天线131通过所述馈入端132电性连接于所述第一基板11，且所述第一表面Ila的接垫与所述可挠性基板13电性连接，如此所述天线131便可将所接收的高频讯号藉由所述第一基板11的线路(未绘示)传送至所述第一芯片12，或是所述第一芯片12便可以将讯号藉由所述第一基板11的线路传送至所述天线131。其中，所述第一芯片12与所述可挠性基板13的第一贴合区13a之间设置所述第一封装胶体14，以使所述第一封装胶体14包覆保护所述第一芯片12，并由所述可挠性基板13的第一贴合区13a与所述第一表面Ila及所述第一封装胶体14接触。此外，若所述第一芯片12是倒装芯片时，可以将所述可挠性基板13直接覆盖所述第一芯片12的被动面，而省略所述第一封装胶体14。再者，所述可挠性基板13另可包含一绝缘层(未标示)，所述绝缘层披覆在所述天线131的至少一表面上，以保护所述天线131。其中，所述可挠性基板13的绝缘层的厚度可以是不大于O. 5微米(um),例如O. 1、0. 25或O. 5微米；所述天线131的厚度可以是不大于18微米(um)，例如1、5、8、12、15、或18微米。所述可挠性基板13的绝缘层的材料可选自聚酰亚胺聚合物(PI)或聚乙烯(PE)，所述天线131的材料可选自金、银、铜或铝，所述第一基板11可选自印刷电路基板或陶瓷基板，但不以此为限。如图I所示，本专利技术一实施例的上封装体20具有一第一表面20a及一第二表面 20b，且所述上封装体20主要包含数个电性端子21、一第二基板22、至少一第二芯片23、一金属层24及一第二封装胶体25。所述第二基板22具有一第一表面22本文档来自技高网...

【技术保护点】
一种半导体封装构造，其特征在于：所述半导体封装构造包含：一下封装体，具有：一第一基板，具有一第一表面及一芯片承载区；一第一芯片，固设于所述第一基板的芯片承载区；及一可挠性基板，包含一天线及一馈入端；以及一上封装体，具有一第一表面及一第二表面，所述第二表面包含数个电性端子；其中所述可挠性基板的一第一贴合区覆盖所述第一基板的第一表面与所述第一芯片，所述可挠性基板的一第二贴合区贴合于所述上封装体的第一表面，且所述天线通过所述馈入端与所述第一基板电性连接，所述上封装体通过所述电性端子及所述可挠性基板与所述第一基板电性连接。

【技术特征摘要】

【专利技术属性】
技术研发人员：曹登扬，
申请(专利权)人：日月光半导体制造股份有限公司，
类型：发明
国别省市：