本发明专利技术公开了一种基于回型沟道工艺的混合晶面SOI?BiCMOS集成器件及制备方法，其过程为：制备SOI衬底，在SOI衬底上连续生长N-Si、P-SiGe、N-Si层，制备深槽隔离，形成集电极、基极以及发射极接触区，形成SiGe?HBT器件；光刻PMOS器件有源区，在该有源区连续生长7层材料，制备漏极和栅极，形成PMOS器件；光刻NMOS器件有源区沟槽，在该有源区连续生长4层材料，制备栅介质层和栅多晶，形成NMOS器件，光刻引线孔，合金，光刻引线，构成CMOS导电沟道为22～45nm的基于回型沟道工艺的混合晶面SOI?BiCMOS集成器件及电路。本发明专利技术充分利用了应变Si材料迁移率各向异性的特点，在600～800℃，制备出了性能增强的混合晶面SOI?BiCMOS集成电路。
【技术实现步骤摘要】
本专利技术属于半导体集成电路
，尤其涉及。
技术介绍
1958年出现的集成电路是20世纪最具影响的专利技术之一。基于这项专利技术而诞生的微电子学已成为现有现代技术的基础，加速改变着人类社会的知识化、信息化进程，同时也改变了人类的思维方式。它不仅为人类提供了强有力的改造自然的工具，而且还开拓了一·个广阔的发展空间。在信息技术高度发展的当代，以集成电路为代表的微电子技术是信息技术的关键。集成电路作为人类历史上发展最快、影响最大、应用最广泛的技术，其已成为衡量一个国家科学技术水平、综合国力和国防力量的重要标志。对于整机系统中集成电路的数量更是其系统先进性的直接表征。而现在，电路规模已由最初的小规模发展到现在的甚大规模。由于对集成度，功耗，面积，速度等各因素的综合考虑，CMOS得到了广泛的应用。CMOS集成电路的一个重要性能指标，是空穴和电子的迁移率。要提高PMOS器件和NMOS器件两者的性能，这两种载流子的迁移率都应当尽可能地高。CMOS电路的总体性能同样取决于NMOS器件和PMOS器件的性能，从而，取决于空穴和电子的迁移率。众所周知的是，在半导体材料上施加应力，例如在半导体材料硅上施加应力，会改变电子和空穴的迁移率，从而，会改变半导体材料上所形成的NMOS器件和PMOS器件的性能。迁移率的提高会导致性能的提高。但电子和空穴并不总是对同种应力做出相同的反应。同时，在相同的晶面上制备NMOS器件和PMOS器件，他们的迁移率并不能同时达到最优。为此，要在不降低一种类型器件的载流子的迁移率的情况下，提高另一种类型器件的载流子的迁移率，本专利提出一种利用硅材料的选择性加应力技术制备CMOS，即混合晶面应变CMOS集成器件的制备。
技术实现思路
本专利技术的目的在于利用在一个SOI衬底片上制备应变Si垂直沟道PMOS器件、应变Si平面沟道NMOS器件和SOI SiGe HBT器件，构成基于回型沟道工艺的混合晶面SOIBiCMOS集成器件及电路，以实现器件与集成电路性能的最优化。本专利技术的目的在于提供一种基于回型沟道工艺的混合晶面SOI BiCMOS集成器件，所述双应变平面BiCMOS器件采用SOI SiGe HBT器件，应变Si平面沟道NMOS器件和应变Si垂直沟道PMOS器件。进一步、NMOS器件导电沟道为应变Si材料，沿沟道方向为张应变。进一步、PMOS器件应变Si沟道为垂直沟道，沿沟道方向为压应变，并且为回型结构。进一步、NMOS器件制备在晶面为(100)的SOI衬底上，PMOS器件制备在晶面为(110)的衬底上。进一步、SiGe HBT器件的基区为应变SiGe材料。本专利技术的目的在于提供一种基于回型沟道工艺的混合晶面SOI BiCMOS集成器件的制备方法，包括如下步骤第一步、选取两片Si片，一块是N型掺杂浓度为I 5X IO15CnT3的Si (110)衬底片，作为下层的基体材料，另一块是P型掺杂浓度为I 5X IO15CnT3的Si (100)衬底片，作为上层的基体材料；对两片Si片表面进行氧化，氧化层厚度为0. 5 1 ym，采用化学机械抛光(CMP)工艺对两个氧化层表面进行抛光；第二步、对上层基体材料中注入氢，并将两片Si片氧化层相对置于超高真空环境中在350 480°C的温度下实现键合；将键合后的Si片温度升高100 200°C，使上层基体材料在注入的氢处断裂，对上层基体材料多余的部分进行剥离，保留IOOlOOnm的Si材料，·并在其断裂表面进行化学机械抛光(CMP)，形成SOI衬底；第三步、利用化学汽相淀积(CVD)的方法，在600 750°C，在衬底上生长一层厚度为I. 8 2. 6 ii m的N型Si外延层，作为集电区，该层掺杂浓度为I X IO16 I X 1017cm_3 ；第四步、利用化学汽相淀积(CVD)的方法，在600 750°C，在衬底上生长一层厚度为2(T60nm的SiGe层，作为基区，该层Ge组分为15 25%，掺杂浓度为5 X IO18 5 X IO19CnT3 ；第五步、利用化学汽相淀积(CVD)的方法，在600 750°C，在衬底上生长一层厚度为100 200nm的N型Si层，作为发射区，该层掺杂浓度为I X IO17 5 X IO17cnT3 ；第六步、利用化学汽相淀积(CVD)的方法，在600 800°C，在衬底表面淀积一层厚度为20(T300nm的SiO2层和一层厚度为IOOlOOnm的SiN层；光刻器件间深槽隔离区域，在深槽隔离区域干法刻蚀出深度为5 u m的深槽，利用化学汽相淀积(CVD)方法，在600 800°C，在深槽内填充SiO2 ；第七步、用湿法刻蚀掉表面的SiO2和SiN层，利用化学汽相淀积(CVD)的方法，在600 800°C，在衬底表面淀积一层厚度为20(T300nm的SiO2层和一层厚度为100 200鹽的SiN层；光刻集电区浅槽隔离区域，在浅槽隔离区域干法刻蚀出深度为18(T300nm的浅槽，利用化学汽相淀积(CVD)方法，在600 800°C，在浅槽内填充SiO2 ;第八步、用湿法刻蚀掉表面的SiO2和SiN层，利用化学汽相淀积(CVD)的方法，在600 800°C，在衬底表面淀积一层厚度为20(T300nm的SiO2层和一层厚度为100 200鹽的SiN层；光刻基区浅槽隔离区域，在浅槽隔离区域干法刻蚀出深度为105 205nm的浅槽，利用化学汽相淀积(CVD)方法，在600 800°C，在浅槽内填充SiO2 ;第九步、用湿法刻蚀掉表面的SiO2和SiN层，利用化学汽相淀积(CVD)的方法，在600 800°C，在衬底表面淀积一层厚度为30(T500nm的SiO2层；光刻集电极区域，对该区域进行N型杂质注入，使集电极接触区掺杂浓度为I X IO19 I X IO20Cm^3,形成集电极接触区域；第十步、光刻基极区域，对该区域进行P型杂质注入，使基极接触区掺杂浓度为IX IO19 IX 102°cm_3，形成基极接触区域；光刻发射极区域，对该区域进行N型杂质注入，使发射极接触区掺杂浓度为IXlO19 lX102°cnT3，形成发射极接触区域；并对衬底在950 1100°C温度下，退火15 120s，进行杂质激活，形成SiGe HBT器件；第^^一步、光刻PMOS器件有源区，用干法刻蚀工艺，在PMOS器件有源区，刻蚀出深度为5 6 ii m的深槽。利用化学汽相淀积(CVD)方法，在600 750°C，在PMOS器件有源区(即深槽)沿(I 10)晶面选择性外延生长七层材料第一层是厚度为2. 2 2. 4 y m的P型Si缓冲层，掺杂浓度为I 5 X IO15CnT3 ;第二层是厚度为2. 4 2. 7 ii m的P型SiGe渐变层，底部Ge组分是0%，顶部Ge组分是15 25%，掺杂浓度为I 5 X IO18CnT3 ;第三层是Ge组分为15 25%，厚度为200 400nm的P型SiGe层，掺杂浓度为5 X IO19 I X IO20Cm-3,作为PMOS器件的漏区；第四层是厚度为3 5nm的P型应变Si层，掺杂浓度为I 5X 1018cm_3，作为P型轻掺杂源漏结构(P-LDD);第五层是厚度为22 45nm的N型应变Si层，掺杂浓度为5 X IO本文档来自技高网...
【技术保护点】
一种基于回型沟道工艺的混合晶面SOI？BiCMOS集成器件，其特征在于，所述双应变平面BiCMOS器件采用SOI？SiGe？HBT器件，应变Si平面沟道NMOS器件和应变Si垂直沟道PMOS器件。
【技术特征摘要】
【专利技术属性】
技术研发人员：胡辉勇，宋建军，张鹤鸣，王斌，吕懿，宣荣喜，舒斌，郝跃，
申请(专利权)人：西安电子科技大学，
类型：发明
国别省市：
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