物理隔离的硅纳米晶双位存储结构及其制备方法技术

本发明专利技术公开一种物理隔离的硅纳米晶双位存储结构及其制备方法，该器件包括形成于P型衬底上的具有侧墙的栅极，所述栅极两侧的衬底分别具有源、漏区，其特征在于，所述栅极包括：物理隔离区，包括底面和侧面由隔离氧化硅层包裹的多晶硅；两存储区，设置于所述物理隔离区两侧，所述存储区包括由竖直方向上依次相叠的底部氧化硅层，氮化硅层以及阻挡氧化硅层，所述氮化硅层中含有硅纳米晶，所述阻挡氧化硅层上沉淀有多晶硅；所述两存储区的外侧面与所述侧墙之间夹有氧化硅。本发明专利技术的双位存储结构和原有的结构不同，其物理隔离区可以改善存储位的串扰问题。

【技术实现步骤摘要】

本专利技术涉及一种半导体器件，尤其涉及一种。
技术介绍
随着传统的CMOS超大规模集成电路技术的高速发展，闪存技术也朝着低功耗，低工作电压和高存储密度的方向发展。但是由于多晶硅浮栅极存储的电荷是连续分布的，当有一个泄漏通道的时候，整个浮栅极上存储的电荷都会通过这个泄漏通道而丢失，因此限制闪存按比例缩小能力的最大障碍是其隧穿氧化层厚度不能持续减小，因为在薄的隧穿氧化层情况下，直接隧穿和应力引起的泄漏电流等效应都会对存储器的漏电控制提出巨大的挑战。最近发展的SONOS结构，用具有电荷陷阱能力的氮化硅层取代原有的多晶硅存储电荷层，由于其用陷阱电荷存储电荷，所以存储的电荷是离散分布的，这样，一个泄漏通道不会引起大的漏电流。因此可靠性大大提高，隧穿氧化层可以继续减薄，降低工作电压和功耗。这种电荷分离存储的方式的另一个用途就是可以实现多位信息的存储，如NROM 利用靠近源漏两端的氮化硅层存储两个比特的信息。虽然这种方法提高了存储的密度，但是由于电荷存储在同一个层中，存储在两端的电荷因为有一个水平分布。所以当器件尺寸继 续减小时，分别存储的两位数据之间容易发生串扰现象，影响所存数据的读取，因此难于进一步提高存储密度。在尺寸不断缩小的SONOS器件中，需要抑制高温下存储电荷的横向分布来保持存储窗口。目前，已经有人用原位淀积方法把Si2NCs注入到氮化硅层制作了 SONOS器件。这种结构的器件表现出6V的存储窗口、良好的编译和电荷保持特性。他们同时也比较了采用离子注入法、凝胶-溶胶法和直接化学淀积法等不同方法制备的Si2NCs的优点和缺点， 但都不如原位淀积方法注入的Si2NCs质量好、密度高、尺寸均匀和易于控制，而且原位淀积方法简单，容易实现，成本低，与CMOS兼容性好，为器件尺寸的继续缩小提供了较大空间。还有人利用原位淀积方式制作的含Si纳米晶氮化硅层，多位的和二位操作方式可以很容易的得到，而且有很快的编译和擦除速度。经过用不同的淀积时间(10s，30s，60s，90s)， 发现最优化的结构是30s的Si纳米晶的淀积。这个器件有最大的记忆窗口，快速的编译和擦除速度，可以忽视的二位效应，几乎可以忽略的漏极和源极扰动和长的数据保持时间，在 IO4次循环后仍有3V的记忆窗口。虽然含有纳米晶的SONOS结构的器件的抗门极和抗漏极干扰能力有所增加，但是由于存在同一层电荷的水平方向的移动，和纳米晶自身靠的较近也会影响器件的性能，使器件的可靠性受到影响，耐久性和电荷保持能力均较差。因此，提供一种能够有效改善SONOS器件可靠性、提高耐久性和电荷保持能力的就显得尤为重要了。
技术实现思路
本专利技术的目的是有效地抑制NROM中双位存储数据之间的串扰影响，提高纳米晶 SONOS器件的可靠性，同时与传统的CMOS工艺兼容，易于实现和节约成本。本专利技术公开一种物理隔离的硅纳米晶双位存储结构，包括形成于P型衬底上的具有侧墙的栅极，所述栅极两侧的衬底分别具有源、漏区，其中，所述栅极包括物理隔离区，包括底面和侧面由隔离氧化硅层包裹的多晶硅；两存储区，设置于所述物理隔离区两侧，所述存储区包括由竖直方向上依次相叠的底部氧化硅层，氮化硅层以及阻挡氧化硅层，所述氮化硅层中含有硅纳米晶，所述阻挡氧化硅层上沉淀有多晶硅； 所述两存储区的外侧面与所述侧墙之间夹有氧化硅。上述的双位存储结构，其中，所述底部氧化硅层中夹有一层薄氮化硅，形成竖直方向上依次相叠的氧化硅-氮化硅-氧化硅结构。 上述的双位存储结构，其中，所述侧墙包括氧化硅。根据本专利技术的另一个方面，还公开一种制备上述的双位存储结构的方法，其中，包括如下步骤提供衬底并制作浅沟槽隔离；依次生成底部氧化硅层-氮化硅层和阻挡氧化硅层，所述氮化硅层中包括硅纳米晶层；在所述阻挡氧化硅层上覆盖一层牺牲氮化硅层；刻出形成两存储区，并生长一层隔离氧化硅层覆盖所述两存储区；淀积多晶硅覆盖所述两存储区后去除多余的多晶硅，止于牺牲氮化硅层；淀积第二牺牲氮化硅层并去除位于所述两存储区上方的牺牲氮化硅使得所述两存储区中的阻挡氧化硅层暴露；在所述两存储区的阻挡氧化硅层上淀积多晶硅，并去除所有的牺牲氮化硅层，去除双位存储两侧的多晶硅和底部的隔离氧化层；利用剩余的隔离氧化硅进行源漏区的浅掺杂，在形成氧化硅侧墙。上述的方法，其中，所述底部氧化硅层和阻挡氧化硅层通过热氧化生成。上述的方法，其中，所述氮化硅层的硅纳米晶按照原位方式生长。本专利技术的优点是通过在形成SONOS结构过程中，形成硅纳米晶的氮化硅层，由于纳米晶可以提供更多和更深的陷阱能级，可以实现更多电荷的存储能力和更好的电荷保持能力；利用牺牲氮化硅层来对多晶硅的化学机械研磨的停止层，能有效控制多晶硅的形状； 利用两个存储位上的多晶硅作为形成所需的存储位的自对准，能形成所需的存储位， 少用光刻，节约成本；由物理隔离区隔离开的双位存储位，可以抑制存储数据的串扰，使器件的可靠性得到增强。附图说明通过参照本专利技术非限制性实施例描述所作的附图，本专利技术将会变得更好理解，其中；图I至图6示出了根据本专利技术的一个实施例的，制备物理隔离的硅纳米晶双位存储结构的过程的示意图。具体实施例方式本专利技术可以在不背离其精神和本质特征的情况下以若干形式实施，应当理解的是，上述的例子并不会受到前述细节的限制，除非另有说明，应该概括地理解其精神和如附加的权利要求所定义的范围，因此，所有落入所述权利要求的集合和范围的变化和变形、或类似集合和范围的等同将被所述附加权利要求所包含。先参考图6所示的，制作完成的物理隔离的硅纳米晶双位存储结构，具体地，本专利技术的物理隔离的硅纳米晶双位存储结构包括形成于P型衬底100上的具有侧墙108的栅极，所述栅极两侧的衬底100分别具有源、漏区200、300，其中，所述栅极包括物理隔离区(图6中未标号)，包括底面和侧面由隔离氧化硅层105包裹的多晶硅106 ； 两存储区(图6中未标号)，设置于 所述物理隔离区两侧，所述存储区包括由竖直方向上依次相叠的底部氧化硅层101，氮化硅层102以及阻挡氧化硅层103，所述氮化硅层102中含有硅纳米晶112，所述阻挡氧化硅层103上沉淀有多晶硅106。所述两存储区的外侧面与所述侧墙108之间夹有氧化硅105。在一个变化例中，底部氧化硅层101可以换为薄的没有电荷陷阱能力的ONO层，对于NROM式的双位存储，同样可以进行物理隔离来实现性能的提升，具体地，所述底部氧化娃层101中夹有一层薄氮化娃(图6中未不出),形成竖直方向上依次相叠的氧化娃-氮化硅-氧化硅结构。如图6所示，其中，所述侧墙108包括靠近所述存储区的侧墙108包括二氧化硅。进一步地，结合参考图I至图6，还公开一种制备上述的双位存储结构的方法，其中，包括如下步骤提供衬底100并制作浅沟槽隔离(图I中未示出)；依次生成底部氧化硅层101-氮化硅层102和阻挡氧化硅层103，所述氮化硅层102中包括硅纳米晶112层；在所述阻挡氧化硅层103上覆盖一层牺牲氮化硅层104，如图I所示， 其中，底部氧化硅层101作为电荷保持层，所述氮化硅层102作为电荷存储层，利用纳米晶引起的深能级，可以存储更多的电荷，所述阻挡氧化硅层103作为电荷保持层和防止栅极注入的层，所述牺牲氮化硅层104用于作为多晶硅化学机械研磨时的停本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种物理隔离的硅纳米晶双位存储结构，包括形成于P型衬底上的具有侧墙的栅极，所述栅极两侧的衬底分别具有源、漏区，其特征在于，所述栅极包括 物理隔离区，包括底面和侧面由隔离氧化硅层包裹的多晶硅； 两存储区，设置于所述物理隔离区两侧，所述存储区包括由竖直方向上依次相叠的底部氧化硅层，氮化硅层以及阻挡氧化硅层，所述氮化硅层中含有硅纳米晶，所述阻挡氧化硅层上沉淀有多晶硅； 所述两存储区的外侧面与所述侧墙之间夹有氧化硅。2.根据权利要求I所述的双位存储结构，其特征在于，所述底部氧化硅层中夹有一层薄氮化硅，形成竖直方向上依次相叠的氧化硅-氮化硅-氧化硅结构。3.根据权利要求I或2所述的双位存储结构，其特征在于，所述侧墙包括氧化硅。4.一种制备权利要求I至3中任意一项所述的双位存储结构的方法，其特征在于，包括如下步骤 提供衬...

【专利技术属性】
技术研发人员：田志，
申请(专利权)人：上海华力微电子有限公司，
类型：发明
国别省市：