一种制备双层隔离混合晶向应变硅纳米线CMOS方法技术

本发明专利技术提供一种制备双层隔离混合晶向应变硅纳米线CMOS方法。形成上下两层MOSFET的沟道区是具有不同表面晶向的硅纳米线，其中下层MOSFET为SiNW中沿源漏方向具有张应力的NMOSFET，上层MOSFET为SiNW中沿源漏方向具有压应力的PMOSFET。

【技术实现步骤摘要】

本专利技术涉及半导体器件制造领域，尤其涉及一种双层隔离混合晶向应变硅纳米线CMOS制备方法。
技术介绍
通过缩小晶体管的尺寸来提高芯片的工作速度和集成度、减小芯片功耗密度一直是微电子工业发展所追求的目标。在过去的四十年里，微电子工业发展一直遵循着摩尔定律。当前的场效应晶体管的物理栅长已接近20nm，栅介质也仅有几个氧原子层厚，通过缩小传统场效应晶体管的尺寸来提高性能已面临一些困难，这主要是因为小尺寸下短沟道效应和栅极漏电流使晶体管的开关性能变坏。纳米线场效应晶体管(NWFET，Nanowire MOSFET)有望解决这一问题。一方面，小的沟道厚度和宽度使NWFET的栅极更接近于沟道的各个部分，有助于晶体管栅极调制能力的增强，而且它们大多采用围栅结构，栅极从多个方向对沟道进行调制，能够进一步增强调制能力，改善亚阈值特性。因此，NWFET可以很好地抑制短沟道效应，使晶体管尺寸得以进一步缩小。另一方面，NWFET利用自身的细沟道和围栅结构改善栅极调制力和抑制短沟道效应，缓解了减薄栅介质厚度的要求，有望减小栅极漏电流。此外，纳米线沟道可以不掺杂，减少了沟道内杂质离散分布和库仑散射。对于一维纳米线沟道，由于量子限制效应，沟道内载流子远离表面分布，故载流子输运受表面散射和沟道横向电场影响小，可以获得较高的迁移率。基于以上优势，NWFET越来越受到科研人员的关注。由于Si材料和工艺在半导体工业中占有主流地位，与其他材料相比，硅纳米线场效应晶体管(SiNWFET)的制作更容易与当前工艺兼容。NWFET的关键工艺是纳米线的制作，可分为自上而下和自下而上两种工艺路线。对于Si纳米线的制作，前者主要利用光刻(光学光刻或电子束光刻)和刻蚀(ICP、RIE刻蚀或湿法腐蚀)工艺，后者主要基于金属催化的气-液-固(VLS)生长机制，生长过程中以催化剂颗粒作为成核点。目前，自下而上的工艺路线制备的硅纳米线由于其随机性而不太适合SiNWFET的制备，因此目前的硅纳米线场效应晶体管中的SiNW主要是通过自上而下的工艺路线制备。当前，在先进半导体器件制造中引入应变工程非常普遍，对于沟道方向为〈110〉的M0SFET，当沟道方向具有张应力时，可以有效增大NMOSFET的电流驱动能力，而当沟道方向具有压应力时，可以有效增大PM0SFET的电流驱动能力。同样道理，对于最先进的半导体纳米线场效应晶体管(Nanowire Field EffectTransistor, NWFET)，如果在其纳米线长度方向(即沟道方向)引入应变工程，也将大大增大NWFET的电流驱动能力。Masumi Saitoh等人在IEDM2010论文“Understandingof Short-Channel Mobility in Tri-Gate Nanowire MOSFETs and Enhanced StressMemorization Technique for Performance Improvement”中 艮道了在针对 <110>NW nFET中引入应力工程后(采用应力记忆技术，SMT),电流驱动能力增大了 58%。美国专利US20110254058A1、US20110254099A1、US20110254101A1、US20110254013AUUS20110254102AUUS20110254100AUUS20110248354A1 中公开了全包围栅混合晶向CMOS场效应晶体管结构，但是它们都有以下共同缺陷NM0S和PMOS共用同一栅极层，只能实现钳位式的CMOS结构，无法实现NMOS和PMOS分离结构，而实际CMOS电路中具有大量NMOS和PMOS分离结构。NMOS和PMOS共用同一栅极层，无法针对NMOS和PMOS分别进行栅极功函数调节和栅极电阻率调节。工艺上很难实现针对NMOS和PMOS分别进行源漏离子注入。
技术实现思路
本专利技术针对现有技术中存在的缺陷，提出一种新型的双层隔离混合晶向应变硅纳米线CMOS制备方法，在有效克服现有技术缺陷同时，又能保持同样高的器件集成密度。此夕卜，可以有效增大载流子迁移率，进而增大CMOS电流驱动能力。 为了实现上述目的，本专利技术提供一种制备双层隔离混合晶向应变硅纳米线CMOS方法，包括以下顺序步骤 步骤I:对顶层硅含有杂质离子且表面晶向为(100)的SOI硅片进行光刻和刻蚀定义出硅纳米线场效应晶体管的区域，刻蚀至暴露出埋氧层为止，除去光刻和刻蚀过程中留下的光阻和/或硬掩膜。步骤2 :采用湿法刻蚀除去SOI顶层硅片下方的部分埋氧层，使得硅纳米线区域下方存在空洞层，其中顶层硅层源漏衬垫位置与下面的埋氧层相连。步骤3 :采用热氧化工艺和湿法刻蚀工艺去除顶层硅层中硅纳米线区表面的氧化层，制备形成硅纳米线，在器件上淀积绝缘介质层，使得硅片层下方空洞层中填充绝缘介质；对绝缘介质层进行磨平，使得NWFET的源漏衬垫上方形成2(T200nm的绝缘介质层。步骤4 :对绝缘介质层进行光刻和选择性刻蚀，刻蚀除去NWFET的栅极区域的绝缘介质，暴露出SiNW，刻蚀至露出埋氧层为止。步骤5 :对器件进行栅极氧化层工艺，在SiNW和衬底及源漏区域表面形成Si02、Si0N、Si3N4、高k介质层、或其的混合栅氧层；再在栅极氧化层上淀积栅极材料，研磨去除多余栅极材料。步骤6 :对器件进行光刻和刻蚀，将源漏衬垫区刻蚀开，刻蚀至留下底部硅薄层；去除光阻，在刻蚀出的源漏衬垫区域选择性外延生长SiC，同时进行源漏元位掺杂。步骤7 :对器件进行源漏退火工艺和自对准金属硅/锗硅合金工艺，从而制备得到下层(100)表面晶向应变硅纳米线NM0SFET，在器件表面沉积绝缘介质层以隔离PM0SFET和NMOSFETο步骤8 :将(110)表面晶向硅和已制备有(100)/〈110〉SiNW NMOSFET的支撑片进行低温键合处理，使得绝缘介质层上形成(110)硅层，这时如果上层硅层厚度不够则可以进行低温外延生长硅层以增大上层硅层厚度。步骤9 :在步骤8形成的硅层上重复进行上述步骤I至7所述的步骤，形成上层(110)表面晶向应变硅纳米线PM0SFET，其中在上层PM0SFET过程中源漏衬垫区域选择性外延生长SiGe。步骤10 :通过后道金属互连工艺引出下层NMOSFET和上层PM0SFET各端口。在本专利技术提供的一个优选实施例中，所述顶层含有杂质离子的SOI硅片选用对SOI硅片进行离子注入形成或在形成SOI硅片过程中形成杂质离子。在本专利技术提供的一个优选实施例中，所述硅纳米线的截面形状为圆形、横向跑道型或纵向跑道型。在本专利技术提供的一个优选实施例中，所述上层PM0SFET制备过程中，外延生长SiGe中的Ge的化学摩尔比为1°/Tl00%，进一步，优选的外延生长SiGe中的Ge的化学摩尔比为 10^50%ο在本专利技术提供的一个优选实施例中，所述上层PM0SFET制备过程中，源漏本位掺杂选用B、BF、BF2或其混合离子。 在本专利技术提供的一个优选实施例中，所述下层NMOSFET制备过程中，外延生长SiC中的C的化学摩尔比为O. Of 10%，进一步，优选的外延生长SiC中的C的化学摩尔比为O.I 5%。在本专利技术提供的一个优选实施例中，所述下层NMOSFET制备过本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种制备双层隔离混合晶向应变硅纳米线CMOS方法，其特征在于，包括以下顺序步骤 步骤I:对顶层硅含有杂质离子且表面晶向为(100)的SOI硅片进行光刻和刻蚀定义出硅纳米线场效应晶体管的区域，刻蚀至暴露出埋氧层为止，除去光刻和刻蚀过程中留下的光阻和/或硬掩膜； 步骤2 :采用湿法刻蚀除去SOI顶层硅片下方的部分埋氧层，使得硅纳米线区域下方存在空洞层，其中顶层硅层源漏衬垫位置与下面的埋氧层相连； 步骤3 :采用热氧化工艺和湿法刻蚀工艺去除顶层硅层中硅纳米线区表面的氧化层，制备形成硅纳米线，在器件上淀积绝缘介质层，使得硅片层下方空洞层中填充绝缘介质；对绝缘介质层进行磨平，使得NWFET的源漏衬垫上方形成2(T200nm的绝缘介质层； 步骤4 :对绝缘介质层进行光刻和选择性刻蚀，刻蚀除去NWFET的栅极区域的绝缘介质，暴露出SiNW，刻蚀至露出埋氧层为止； 步骤5 :对器件进行栅极氧化层工艺，在SiNW和衬底及源漏区域表面形成Si02、SiON,Si3N4、高k介质层、或其的混合栅氧层；再在栅极氧化层上淀积栅极材料，研磨去除多余栅极材料； 步骤6 :对器件进行光刻和刻蚀，将源漏衬垫区刻蚀开，刻蚀至留下底部硅薄层；去除光阻，在刻蚀出的源漏衬垫区域选择性外延生长SiC，同时进行源漏元位掺杂； 步骤7 :对器件进行源漏退火工艺和自对准金属硅/锗硅合金工艺，从而制备得到下层(100)表面晶向应变硅纳米线NM0SFET，在器件表面沉积绝缘介质层以隔离PM0SFET和NMOSFET ； 步骤8 :将(110)表面晶向硅和已制备有(100)/〈110〉SiNW NMOSFET的支撑片进行低温键合处理，使得绝缘介质层上形成(110)硅层； 步骤9 :在步骤8形成的硅层上重复进行上述步骤I至7...

【专利技术属性】
技术研发人员：黄晓橹，
申请(专利权)人：上海华力微电子有限公司，
类型：发明
国别省市：