半导体器件制造技术

一个目的是提供一种存储器装置，其中包括能够由具有低截止态电流的薄膜晶体管没有问题地来操作的存储器元件。所提供的是一种存储器装置，其中包括包含氧化物半导体层的至少一个薄膜晶体管的存储器元件配置成矩阵。包括氧化物半导体层的薄膜晶体管具有高场效应迁移率和低截止态电流，并且因而能够有利地没有问题地来操作。另外，功率消耗能够降低。在包括氧化物半导体层的薄膜晶体管设置在显示装置的像素中的情况下，这种存储器装置特别有效，因为存储器装置和像素能够在一个衬底之上形成。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及半导体器件。具体来说，本专利技术涉及包括存储器电路(例如存储器装置)的半导体器件。
技术介绍
使用在具有绝缘表面的衬底之上所形成的半导体薄膜来形成晶体管的技术一直受到关注。晶体管用于以液晶电视为代表的显示装置。硅已知为可适用于晶体管的半导体薄膜的材料；但是，氧化物半导体在近年来受到关注。作为氧化物半导体的材料，氧化锌或者包含氧化锌作为其成分的材料是已知的(例如专利文献I和2)。此外，公开有使用电子载流子浓度小于IO18CnT3的非晶氧化物(氧 化物半导体)所形成的晶体管(例如专利文献3)。[参考文献][专利文献][专利文献I]日本专利申请公开No.2007-123861[专利文献2]日本专利申请公开No.2007-096055[专利文献3]日本专利申请公开No.2006-165529
技术实现思路
但是，与氧化物半导体中的化学计量组成的差异在薄膜形成工序中发生。氧化物半导体的电导率因氧过剩或氧缺陷而发生变化。此外，在形成氧化物半导体的薄膜期间进入氧化物半导体的氢与氧键合(形成O-H键)，并且用作作为改变电导率的因子的电子施主。此外，由于O-H键是极性键，所以它用作改变诸如使用氧化物半导体所制造的晶体管之类的有源装置的特性的因子。甚至当具有小于IO18cnT3的电子载流子浓度时，氧化物半导体也实质上是η型半导体，并且在专利文献I至3中公开的晶体管的导通-截止比大约为103。晶体管的这种低导通-截止比归因于大截止态(off-state)电流。在这里，导通-截止比指的是导通态电流的值与截止态电流的值的比率。鉴于上述问题，本专利技术的一个实施例的目的是提供一种具有稳定电特性(例如极低截止态电流)的晶体管。本专利技术的一个实施例是一种半导体器件，其存储器电路包括其中沟道形成区使用氧化物半导体膜来形成的晶体管。去除氧化物半导体中包含的氢或OH基，使得氧化物半导体中包含的氢的浓度小于或等于5X1019cm_3、优选地小于或等于5X1018cm_3、更优选地小于或等于5X1017cm_3，并且载流子浓度小于或等于5X1014cm_3、优选地小于或等于5 X IO12Cm 3O在这里，氧化物半导体膜的能隙设置为2eV或更大、优选地为2. 5eV或更大、更优选地为3eV或更大，以便可能多地降低尽形成施主的杂质(例如氢)。此外，氧化物半导体膜的载流子浓度设置为小于或等于1父1014(^_3、优选地为小于或等于1\1012(^_3。这样高度纯化的氧化物半导体用于晶体管的沟道形成区。相应地，甚至在沟道宽度为IOmm的极长的情况下，在IV和IOV的漏极电压以及-5V至-20V的范围中的栅极电压也能够得到I X 10_13A或更小的漏极电流。通过本专利技术的一个实施例，通过使用包括高度纯化的氧化物半导体膜的晶体管来形成电路，能够得到电路的稳定操作。 由于截止态电流降低到小于或等于IX 10_13A，所以包括上述电路的显示装置不需要另外设置有用于保持施加到像素的信号电压的电容器。也就是说，在电路应用于显示装置的情况下，存储电容器对于各像素是不必要的，因而能够改进开口率。通过本专利技术的一个实施例，包括上述电路的显示装置能够保持像素的固定状态(例如其中写入图像信号的状态)；因此，在显示静止图像的情况下也能够得到稳定操作。通过本专利技术的一个实施例，能够得到高场效应迁移率和低截止态电流；因此，能够得到包括没有问题而顺利操作并且具有低功率消耗的存储器电路的半导体器件。在包括氧化物半导体层的晶体管设置在显示装置的像素中的情况下，包括这种存储器电路的半导体器件是特别有效的，因为包括存储器电路和像素的半导体器件能够在一个衬底之上制造。附图说明图IA至图IE示出作为本专利技术的一个实施例的晶体管和一种用于制造晶体管的方法，以及图IF示出作为本专利技术的一个实施例的电容器。图2示出作为本专利技术的一个实施例的晶体管。图3示出作为本专利技术的一个实施例的晶体管的初始性质。图4A和图4B各示出作为本专利技术的一个实施例的晶体管。图5A和图5B各示出作为本专利技术的一个实施例的晶体管的Vg-Id特性。图6示出作为本专利技术的一个实施例的存储器电路(DRAM)。图7示出作为本专利技术的一个实施例的存储器电路的刷新电路。图8示出作为本专利技术的一个实施例的存储器电路(SRAM)。图9示出作为本专利技术的一个实施例的存储器电路(SRAM)。图IOA至图IOD示出作为本专利技术的一个实施例的晶体管以及一种用于制造晶体管的方法。图IlA至图IlD示出作为本专利技术的一个实施例的晶体管以及一种用于制造晶体管的方法。图12A和图12B示出作为本专利技术的一个实施例的晶体管。图13A至图13E示出作为本专利技术的一个实施例的晶体管以及一种用于制造晶体管的方法。图14A和图14B各示出作为本专利技术的一个实施例的晶体管。图15A和图15B示出作为本专利技术的一个实施例的晶体管。图16A至图16E示出作为本专利技术的一个实施例的晶体管以及一种用于制造晶体管的方法。图17示出作为本专利技术的一个实施例的晶体管。图18A和图18B是图17中的A_A’上的能带图。图19A和图19B是图17中的B-B’上的能带图。图20是示出真空级与金属的功函数(ΦΜ)之间的关系以及真空级与氧化物半导体的电子亲合势(X)之间的关系的简图。图21示出作为本专利技术的一个实施例的CPU。图22A至图22C示出作为本专利技术的一个实施例的无线通信半导体器件。图23A和图23B各示出作为本专利技术的一个实施例的无线通信半导体器件。图24示出作为本专利技术的一个实施例的无线通信半导体器件。图25示出作为本专利技术的一个实施例的无线通信半导体器件。图26A至图26F各示出作为本专利技术的一个实施例的无线通信半导体器件的应用示例。图27A至图27C各示出作为本专利技术的一个实施例的显示装置的示例。图28A至图28C各示出作为本专利技术的一个实施例的电子电器的示例。具体实施例方式下面参照附图来描述本专利技术的实施例。但是，本专利技术并不局限于以下描述。本领域的技术人员易于理解，除非背离本专利技术的范围和精神，否则模式和细节能够通过各种方式来改变。因此，本专利技术不应当被理解为局限于实施例和示例的以下描述。注意，表示相同部分的参考标号常用于不同附图中。注意，为了简洁起见，在一些情况下，实施例中的附图等所示的各结构的层或区域的大小、厚度经过放大。因此，本专利技术的实施例并不局限于这类比例。注意，使用本说明书中具有诸如“第一”、“第二”和“第三”之类的序数的术语，以便标识组件，而这些术语并不是以数字方式来限制组件。(实施例I)在这个实施例中，描述作为本专利技术的一个实施例的半导体器件。首先参照图IA至图IE来描述能够用于这个实施例的半导体器件的晶体管。图IA至图IE所示的晶体管110是具有底栅结构的反交错(inverted staggered)晶体管。虽然晶体管110是单栅晶体管，但是也可根据需要来使用具有多个沟道形成区的多栅晶体管。首先，在具有绝缘表面的衬底100之上形成导电膜之后，执行第一光刻步骤，使得形成栅电极层111。备选地，可通过借助于经由喷墨方法所形成的抗蚀剂掩模处理导电膜，来形成栅电极层111。在通过喷墨方法来形成抗蚀剂掩模的情况下，因为没有使用光掩模，所以制造成本能够降低。虽然对于能够用作具有绝缘表面的衬底100的衬底没有具体限制本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】2009.10.21 JP 2009-2428711.一种半导体器件，包括 第一线路； 第二线路；以及 存储器元件，所述存储器元件包括 电容器；以及 晶体管，所述晶体管包括 氧化物半导体层，其中至少沟道形成区在所述氧化物半导体层中形成；以及 栅电极，其中栅极绝缘膜置于所述沟道形成区与所述栅电极之间， 其中所述晶体管的源极和漏极中的一个电连接到所述第一线路， 其中所述晶体管的所述源极和所述漏极中的另一个电连接到所述电容器的端子的一个， 其中所述电容器的所述端子的另一个电连接到所述第二线路， 其中所述氧化物半导体层中的载流子浓度小于或等于5X IO14CnT3,以及 其中所述晶体管的截止态电流的值小于1X10_13A。2.如权利要求I所述的半导体器件， 其中，所述氧化物半导体层中的氢浓度小于或等于5X 1019cnT3。3.如权利要求I所述的半导体器件，其中，所述存储器元件配置成矩阵。4.如权利要求I所述的半导体器件，其中，所述半导体器件是DRAM。5.一种半导体器件，包括 第一线路； 第二线路；以及 存储器元件，所述存储器元件包括 电容器；以及 晶体管，所述晶体管包括 氧化物半导体层； 栅电极；以及 所述栅电极之上的第一绝缘层， 其中至少沟道形成区在所述氧化物半导体层中形成， 其中所述沟道形成区设置在所述栅电极之上，其中所述第一...

【专利技术属性】
技术研发人员：山崎舜平，津吹将志，野田耕生，丰高耕平，渡边一德，原田光，
申请(专利权)人：株式会社半导体能源研究所，
类型：发明
国别省市：